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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

48 篇 专利

馆藏范围

48 篇 电子文献
0 种 纸本馆藏

日期分布

机构

4 篇 硅谷介入有限公司
2 篇 苏州浪潮智能科技...
2 篇 北京天地一格科技...
2 篇 成都德芯数字科技...
2 篇 深圳市统先科技股...
2 篇 青岛海信电器股份...
2 篇 西安诺瓦星云科技...
2 篇 西安电子科技大学
2 篇 北京遥测技术研究...
2 篇 上海华力创通半导...
2 篇 北京象帝先计算技...
2 篇 山东云海国创云计...
2 篇 成都鼎桥通信技术...
2 篇 浙江力积存储科技...
2 篇 芯启源半导体科技...
2 篇 上海傲显科技有限...
1 篇 芯华章科技股份有...
1 篇 中航高科智能测控...
1 篇 广州海格通信集团...
1 篇 上海阵方科技有限...

作者

4 篇 a·马丁·马林森
2 篇 季冬冬
2 篇 余佳
2 篇 李灿
2 篇 杨先博
2 篇 苏洪涛
2 篇 张敏
2 篇 沈越
2 篇 张永伟
2 篇 刘睿
2 篇 文浩
2 篇 李俊
2 篇 周晶晶
2 篇 苟力
2 篇 赵伟
2 篇 王瑞
2 篇 夏建龙
2 篇 寇强
2 篇 肖龙光
2 篇 刘奇浩

语言

48 篇 中文

检索条件"主题词=时钟域转换"

共 48 条记录，以下是11-20 订阅

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详细简洁

排序：

硬件存储器端口复用方法

硬件存储器端口复用方法

引用

作者：李菲 200126 上海市浦东新区友诚路149号SK大厦29层

本发明涉及一种硬件存储器端口复用方法，包括步骤S1、获取用户RTL设计参数，包括多维数组和原始设计参数；步骤S2、基于多维数组和原始设计参数获取用户端口并行读写操作信息；步骤S3、通过同步器将每一用户端口的读写操作信息的时钟... 详细信息

标准号: CN116956786A

本发明涉及一种硬件存储器端口复用方法，包括步骤S1、获取用户RTL设计参数，包括多维数组和原始设计参数；步骤S2、基于多维数组和原始设计参数获取用户端口并行读写操作信息；步骤S3、通过同步器将每一用户端口的读写操作信息的时钟域转换为TDM通道的时钟域，生成每一用户端口对应的待传输用户端口的读写操作信息；步骤S4、将并行的所有用户端口对应的待传输用户端口的读写操作信息和对应的原始设计参数转换为串行读写操作信息；步骤S5、通过TDM通道将串行读写操作信息传输给对应的硬件端口；步骤S6、硬件端口读写数据。本发明所述方法能够适配不同的用户RTL设计场景实现自动对多维数组的并行读写操作。

关键词：读写操作用户端口多维数组原始设计并行传输用户硬件端口时钟域转换硬件存储器参数获取参数转换场景实现读写数据端口复用信息传输时钟域同步器适配

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FPGA原型验证平台的以太网降速器及数据传输方法

FPGA原型验证平台的以太网降速器及数据传输方法

引用

作者：王振卢笙 201203 上海市浦东新区自由贸易试验区郭守敬路351号2号楼A669-18室

本发明公开了一种FPGA原型验证的以太网降速器及数据传输方法，其中以太网降速器包括依次连接的：数据接收模块用于接收外部以太网测试仪器输出的以太网数据；接收控制模块用于将以太网数据的时钟域转换为FPGA慢速时钟域，将以太网数据... 详细信息

标准号: CN116996590B

本发明公开了一种FPGA原型验证的以太网降速器及数据传输方法，其中以太网降速器包括依次连接的：数据接收模块用于接收外部以太网测试仪器输出的以太网数据；接收控制模块用于将以太网数据的时钟域转换为FPGA慢速时钟域，将以太网数据存储至数据缓存单元中，并实时监控数据缓存单元的数据存储状态；MII接口转换模块用于将以太网数据的工作协议速率转化为目标协议速率，获取以太转化数据；编码模块用于对以太转化数据进行编码和扰码，以获取编码数据；位宽转换模块用于将编码数据的位宽转换为预设接口位宽；本发明解决了低时钟频率的FPGA验证工具与真实以太网测试工具的连接问题。

关键词：以太网数据以太网编码数据位宽转换降速器转化接收控制模块实时监控数据数据存储状态数据缓存单元数据接收模块时钟域转换编码模块测试工具测试仪器工作协议缓存单元目标协议数据传输验证工具依次连接低时钟时钟域慢速扰码位宽预设原型存储验证输出外部

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一种数论变换装置

一种数论变换装置

引用

作者：刘克翔谢翔李升林孙立林 200030 上海市徐汇区丰谷路315弄24号1-3层

本发明公开了一种数论变换装置，包括输入控制单元、旋转因子产生单元、主运算单元和输出控制单元；其中，输入控制单元与主运算单元连接，用于实现数据的传输；旋转因子产生单元与主运算单元连接，用于和主运算单元通过握手信号进行同... 详细信息

标准号: CN114880618A

本发明公开了一种数论变换装置，包括输入控制单元、旋转因子产生单元、主运算单元和输出控制单元；其中，输入控制单元与主运算单元连接，用于实现数据的传输；旋转因子产生单元与主运算单元连接，用于和主运算单元通过握手信号进行同步，生成主运算单元计算中每个stage所需要的旋转因子；主运算单元设置蝶形计算单元，用于通过蝶形计算来实现每个stage的数据流模乘计算；输出控制单元与主运算单元连接，用于将待输出数据结果的数据流位宽、时钟域转换按照后级模块需求进行转换输出。本发明实现提高了运算并行度，降低了了数论变换装置的平均计算时间，提高了系统处理能力。

关键词：主运算单元旋转因子输出控制单元输入控制单元数据流产生单元蝶形计算数论变换系统处理能力时钟域转换后级模块模乘计算输出数据握手信号并行度位宽运算传输输出转换

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一种存储器数据写入方法、装置、存储介质和电子设备

一种存储器数据写入方法、装置、存储介质和电子设备

引用

作者：亚历山大刘睿 321035 浙江省金华市孝顺镇正涵南街1088号13楼1302室

本发明提供了一种存储器数据写入方法，包括：提供地址时钟，输入第一写命令信号；对第一写命令信号进行处理得到第二写命令信号；进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进... 详细信息

标准号: CN116741229A

本发明提供了一种存储器数据写入方法，包括：提供地址时钟，输入第一写命令信号；对第一写命令信号进行处理得到第二写命令信号；进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收；对第二写命令信号进行处理得到第三写命令信号，所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收；将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。能够提高时钟域转换的准确性。本发明还提供了一种存储器数据写入装置、存储介质和电子设备。

关键词：写命令信号第一数据数据时钟存储器数据地址时钟写入时钟域转换存储器前导存储介质电子设备生成数据数据信号写入装置信号转换上升沿采样选通

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一种雷达信号处理系统及低延迟矩阵转置处理装置和方法

一种雷达信号处理系统及低延迟矩阵转置处理装置和方法

引用

作者：苟力李灿林靖王刚何禹涛 100000 北京市海淀区东北旺中关村软件园信息中心B305

本发明公开了一种雷达信号处理系统及低延迟矩阵转置处理装置和方法，方法包括：将外设DDR3划分为多个缓存矩阵块，且多个缓存矩阵块顺序操作；接收外部数据并将所述外部数据的位宽和时钟域转换到外设DDR3处理所需的位宽和时钟域；判断... 详细信息

标准号: CN115185859B

本发明公开了一种雷达信号处理系统及低延迟矩阵转置处理装置和方法，方法包括：将外设DDR3划分为多个缓存矩阵块，且多个缓存矩阵块顺序操作；接收外部数据并将所述外部数据的位宽和时钟域转换到外设DDR3处理所需的位宽和时钟域；判断间隔地址写入速率是否大于等于数据输入速率，如果是，则采用一直间隔地址写入方式将数据写入缓存矩阵块，否则采用少数连续地址写入和多数间隔地址写入相结合的方式将数据写入缓存矩阵块；采用连续地址读取方式从缓存矩阵块中将待转置矩阵数据转置读出。本发明结合实际处理情况和外设DDR3读写效率，针对不同矩阵大小情况，实现矩阵转置的最短延迟，从而在同等条件下，具有最快速度完成矩阵转置的能力。

关键词：矩阵缓存矩阵矩阵转置外设数据写入缓存写入连续地址外部数据雷达信号处理系统时钟域转换处理装置读取方式数据转置顺序操作同等条件写入方式转置矩阵低延迟短延迟时钟域读写读出

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一种多频率异步时钟域数据处理方法和装置

一种多频率异步时钟域数据处理方法和装置

引用

作者：寇强 200137 上海市浦东新区中国(上海)自由贸易试验区临港新片区环湖西二路888号C楼

本申请提供一种多频率异步时钟域数据处理方法和装置，多频率异步时钟域数据处理方法应用于可编程逻辑器件，所述可编程逻辑器件与处理器连接，包括：响应于接收到第一时钟，将第一时钟分频产生第二时钟；基于所述第二时钟接收命令数据... 详细信息

标准号: CN116149428A

本申请提供一种多频率异步时钟域数据处理方法和装置，多频率异步时钟域数据处理方法应用于可编程逻辑器件，所述可编程逻辑器件与处理器连接，包括：响应于接收到第一时钟，将第一时钟分频产生第二时钟；基于所述第二时钟接收命令数据和测试数据；根据所述命令数据，选择基于所述第一时钟产生的第四时钟或所述处理器的第三时钟作为输出主时钟；根据所述输出主时钟输出所述测试数据至所述处理器。本申请提供的多频率异步时钟域数据处理方法和装置通过输出多种频率不同的输出主时钟实现了多种不同时钟进行时钟域转换，还实现了可编程逻辑器件与处理器之间以不同速率进行数据转换与传输。

关键词：可编程逻辑器件异步时钟域输出数据处理多频率主时钟处理器方法和装置测试数据命令数据处理器连接时钟域转换时钟产生时钟分频时钟接收数据转换申请传输响应

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一种存储器数据写入方法、装置、存储介质和电子设备

一种存储器数据写入方法、装置、存储介质和电子设备

引用

作者：亚历山大刘睿 321035 浙江省金华市孝顺镇正涵南街1088号13楼1302室

标准号: CN116741229B

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Serdes多速率动态重配系统和一种现场可编程门阵列

Serdes多速率动态重配系统和一种现场可编程门阵列

引用

作者：王金友韩威季冬冬 215100 江苏省苏州市吴中区吴中经济开发区郭巷街道官浦路1号9幢

本发明提出了Serdes多速率动态重配系统和一种现场可编程门阵列，该系统包括I2C从模块、寄存器读写模块、时钟供应模块和若干转换模块；I2C从模块的输出端通过寄存器读写模块与时钟供应模块输入端相连；时钟供应模块的输出端分别连接转... 详细信息

标准号: CN114153762B

本发明提出了Serdes多速率动态重配系统和一种现场可编程门阵列，该系统包括I2C从模块、寄存器读写模块、时钟供应模块和若干转换模块；I2C从模块的输出端通过寄存器读写模块与时钟供应模块输入端相连；时钟供应模块的输出端分别连接转换模块的时钟信号输入端；I2C从模块用于接收速率动态重配的指令，通过寄存器读写模块使时钟供应模块提供预设频率的时钟参考信号；转换模块用于接收时钟供应模块提供的参考时钟信号，实现高速串行接口并串转换，串并转换和时钟域转换，进而实现端口多功率动态重配。本发明还提出了一种现场可编程门阵列。本发明减小了开发复杂度和设计难度，降低开发风险，提高了可靠性，从而起到了节约成本的作用。

关键词：时钟供应寄存器读写模块从模块现场可编程门阵列速率动态转换模块输出端重配时钟信号输入端参考时钟信号高速串行接口时钟参考信号模块输入端时钟域转换并串转换串并转换供应模块接收时钟连接转换模块提供预设频率重配系统多功率复杂度减小指令开发节约

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一种面向嵌入式环境的大容量FPGA图像处理系统

一种面向嵌入式环境的大容量FPGA图像处理系统

引用

作者：李晨卉刘作龙冯雨歆祁俊雄李鹏亮 710065 陕西省西安市高新区锦业二路15号

本发明提供了一种面向嵌入式环境的大容量FPGA图像处理系统，包括CPU单元和FPGA单元，CPU单元与FPGA单元之间经总线连接，FPGA单元包括图像采集模块、配置控制模块和多个加速核，每个加速核设有加速核控制器。图像采集模块与传感器和每... 详细信息

标准号: CN117911234A

本发明提供了一种面向嵌入式环境的大容量FPGA图像处理系统，包括CPU单元和FPGA单元，CPU单元与FPGA单元之间经总线连接，FPGA单元包括图像采集模块、配置控制模块和多个加速核，每个加速核设有加速核控制器。图像采集模块与传感器和每个加速核控制器连接；配置控制模块与CPU单元和FPGA单元内部配置接口连接，配置控制模块接收CPU单元输出的配置重构指令和加速算法逻辑位流并进行位宽和时钟域转换后，发送给FPGA单元内部配置接口进行加速核内运行的算法逻辑配置，加速核使用加速算法逻辑对图像源加速处理并输出至CPU单元。本发明的系统可以提高嵌入式异构图像处理平台的处理效率、可操作性和灵活性。

关键词：配置控制模块图像采集模块加速算法配置接口图像处理系统控制器连接嵌入式环境时钟域转换输出处理平台处理效率加速处理算法逻辑总线连接控制器大容量嵌入式图像源传感器配置重构指令

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FPGA原型验证平台的以太网降速器及数据传输方法

FPGA原型验证平台的以太网降速器及数据传输方法

引用

作者：王振卢笙 201203 上海市浦东新区自由贸易试验区郭守敬路351号2号楼A669-18室

标准号: CN116996590A

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