检索结果-内蒙古大学图书馆

微电子学 2002年第4期32卷 308-311页

作者：汪若鹏李曙光郑增钰复旦大学专用集成电路与系统国家重点实验室上海200433

设计了一个用于 1 0 Mb/ s和 1 0 0 Mb/ s以太网的时钟数据恢复电路 ,采用双环路结构 ,增加了系统的稳定性。电路各组成部分的设计进一步增强了锁相环工作的稳定性。电路行为级仿真采用 Mentor的 ADMS,电路级设计采用 Chartered0 .2 5 μm

关键词：以太同 100 Base-T 锁相环 MLT3编码双环路时钟数据恢复电路收发器

来源：评论

学校读者我要写书评

暂无评论

时钟数据恢复电路

时钟数据恢复电路

引用

作者：唐重林刘寅 518000 广东省深圳市福田区八卦岭工业区511栋星田创空间301

本申请涉及一种时钟数据恢复电路以及环路调节方法，该时钟数据恢复电路包括：LC振荡器，用于输出预定频率的信号；第一频率检测模块，所述第一频率检测模块包括两个输入端，所述第一频率检测模块用于根据两个输入端输入的信号之间的频... 详细信息

标准号: CN111835346B

本申请涉及一种时钟数据恢复电路以及环路调节方法，该时钟数据恢复电路包括：LC振荡器，用于输出预定频率的信号；第一频率检测模块，所述第一频率检测模块包括两个输入端，所述第一频率检测模块用于根据两个输入端输入的信号之间的频率差输出驱动电流，所述第一频率检测模块的一个输入端连接所述LC振荡器的输出端；第二频率检测模块，所述第二频率检测模块包括时钟输入端和数据输入端，所述第二频率检测模块用于根据所述第二频率检测模块的时钟输入端输入的信号与所述第二频率检测模块的数据输入端输入的信号之间的频率差输出驱动电流。本申请提供的技术方案，可以有效减少IC芯片的管脚，降低IC芯片的制造成本。

关键词：频率检测模块时钟数据恢复电路输出驱动电流时钟输入端数据输入端频率差输入端输出预定频率输入端连接环路调节有效减少制造成本输出端管脚申请

来源：评论

学校读者我要写书评

暂无评论

高能效低抖动时钟数据恢复电路的关键技术研究与设计

高能效低抖动时钟数据恢复电路的关键技术研究与设计

引用

作者：黄森中国科学技术大学

学位级别：博士

随着高速SerDes链路传输距离和传输速率的应用需求不断攀升,信道非理想特性引起的传输信号失真和误码问题已变得愈发严重,而时钟数据恢复电路用于解决接收端数据的抖动问题,是决定高速SerDes系统误码率性能的关键模块;同时,物联网应用... 详细信息

随着高速SerDes链路传输距离和传输速率的应用需求不断攀升,信道非理想特性引起的传输信号失真和误码问题已变得愈发严重,而时钟数据恢复电路用于解决接收端数据的抖动问题,是决定高速SerDes系统误码率性能的关键模块;同时,物联网应用浪潮的兴起,使得芯片的高能效实现已成为产品的关键竞争力。本文对时钟数据恢复电路及其主要模块的高能效和低抖动设计等关键技术进行了研究,通过理论分析并给出了实际的芯片设计验证。时钟数据恢复电路的重要功能就是从输入数据中恢复出时钟信号再利用此恢复时钟来重定时失真的数据,其抖动性能是关键指标,现有技术常牺牲功耗或电路复杂度来减小抖动。本文提出一种紧凑型1/4速率单环路结构,通过将正交压控振荡器和相位插值器两者结合在同一个时钟数据恢复环路里,消除了双环路结构所需的多相时钟产生环路,从而在降低电路复杂度的同时减少了额外的功耗和抖动来源,在输入数据率10.3125Gb/s下,恢复时钟和数据的峰峰值抖动分别为1.14ps和1.21ps,在1.1V电源电压下的总功耗为4.8mW,对应能效达到0.47mW/Gb/s,占用芯片面积为0.55mm2;另外,本文针对正交压控振荡器提出一种峰值注入耦合技术,通过控制耦合电流大小且只在电感电容压控振荡器输出的波峰附近注入电流,相比传统并联耦合结构最小化耦合电流及其对相位噪声性能的恶化,在2.6GHz输出频率附近的相位噪声为-121.6dBc/Hz,功耗为3.63mW,对应FoM达到184dBc/Hz。所设计时钟数据恢复电路和正交压控振荡器等主要模块在SMIC 40nm CMOS工艺实现,仿真和部分测试验证了设计思想。分频器用来提供时钟数据恢复电路所需频率和相位关系的参考时钟信号。一般来说,多标准的高速SerDes系统会被要求单芯片集成,高速分频器就需要具备宽带可编程特性;而为了节省功耗和芯片面积,通常希望多通道时钟数据恢复电路共享参考时钟电路,这就要求低功耗分频器至少能够产生正交输出信号,但现有工作通常以功耗换取速度,且无法在高速下实现可编程正交输出。本文提出一种可编程分频器和正交分频器的级联结构,通过将可编程分频器产生的较低频信号再由正交分频器处理,降低了产生正交输出的设计难度和功耗;另外,本文针对可编程分频器提出一种基于灵敏放大器结构触发器,通过采用正反馈增强型动态锁存级改善功耗和延迟性能,在低功耗下实现高速操作,最高工作频率为14.8GHz,在1.1V电源电压下的功耗为0.54mW,对应能效达到27.38GHz/mW。所设计可编程正交分频器在SMIC 40nm CMOS工艺实现并测试验证。电压基准源用来产生时钟数据恢复电路所需不随工艺、电源电压和温度变化的参考电压信号。随着片上系统的快速发展,高速SerDes系统需要电压基准源具备良好的电源噪声抑制能力,且要保证宽温度范围内参考电压的稳定性;随着时钟数据恢复电路设计不断向深亚微米级工艺发展,电压基准源要能够在1V甚至更低的电源电压下工作;而移动电子设备的逐渐增多,使得低功耗成为电压基准源设计的必要条件,但现有结构总是无法兼顾低功耗、低温度系数和高电源抑制比性能。本文提出一种高性能的亚阈值CMOS电压基准源,利用负反馈增强型的低压共源共栅结构确保PTAT亚阈值电流的电源噪声抑制能力,电源抑制比最差可达到-55.0dB@30kHz;同时,通过分析设计亚阈值区MOS管的VGS电压的负温度系数并与流过它的PTAT电流进行温度补偿,温度系数平均值可达到19.1ppm/℃@-40℃-120℃,且在0.7V电源电压下的总功耗为8.9μA。所设计CMOS电压基准源在SMIC 40nm CMOS工艺实现并测试验证。

关键词：时钟数据恢复电路正交压控振荡器可编程正交分频器 CMOS电压基准源

来源：评论

学校读者我要写书评

暂无评论

高能效时钟数据恢复电路的研究与设计

高能效时钟数据恢复电路的研究与设计

引用

作者：丁欣东南大学

学位级别：博士

为了应对当代通信数据流量的急剧增长,通信接口的传输带宽也需要不断提升。串行通信技术因其传输速率高、抗干扰能力强、占用信道和管脚数量少的优势,逐渐取代传统并行方案,成为实现高速通信接口的主流技术。串行器/解串器（Serializer/... 详细信息

为了应对当代通信数据流量的急剧增长,通信接口的传输带宽也需要不断提升。串行通信技术因其传输速率高、抗干扰能力强、占用信道和管脚数量少的优势,逐渐取代传统并行方案,成为实现高速通信接口的主流技术。串行器/解串器（Serializer/Deserializer,Ser Des）接口方案是一种常见的串行通信技术,被广泛应用于显示、存储、数据交换等多个领域。在Ser Des接收机中,时钟数据恢复（Clock and Data Recovery,CDR）的速度和抖动是决定系统通信能力的关键;同时,CDR作为一个高速、高能耗模块,在满足应用需求的基础上尽可能降低其功耗具有重要意义。因此,高能效的时钟数据恢复电路成为当前Ser Des领域的研究热点。在众多CDR实现方式中,基于锁相环的架构利用环路抑制噪声,具有低复杂度、易集成的优势,在码率为十Gb/s级别的应用中被广泛采用。本文面向12.5Gb/s的非归零码,展开锁相环型CDR的研究与设计,主要工作和创新点如下:（1）在研究锁相环型时钟数据恢复电路原理和抖动模型的基础上,选择了高能效的二进制、1/2速环路架构,并针对二进制环路中量化噪声引起的抖动恶化问题,提出了一种基于ΔΣ调制器的高能效抖动抑制技术,通过滤除多余的频率成分、减少量化噪声的积累,以优化系统的抖动性能。仿真结果表明该技术降低了75%的抖动,功耗仅增加0.4m W。（2）研究了核心模块ΔΣ调制器的基本原理,详细分析了多级噪声整形（Multi-stage Noise Shaping,MASH）架构的特点,提出了一种高能效低杂散的MASHΔΣ调制器架构,利用自适应的序列长度扩展技术,充分利用硬件电路,在不增加高速累加器的情况下降低了输出序列的周期性。基于MATLAB建模仿真的结果表明,该技术实现了在任意输入下将输出序列长度扩展到最大,输出频谱中没有明显的杂散。（3）研究了低功耗、低噪声的多相时钟产生技术,设计了基于电流复用LC压控振荡器和正交二分频器的正交时钟产生电路,并提出了一种内嵌的电源噪声双抑制技术以进一步降低输出频率对电源噪声的敏感性。电路基于28nm CMOS工艺流片,测试结果表明多相时钟产生电路功耗为1.8m W,输出频率覆盖范围为5.9GHz到6.3GHz,电源灵敏度为0.129m UI/m V,包含电源灵敏度在内的品质因子为-243.3d B。在上述技术研究的基础上,基于28nm CMOS工艺,设计了一个锁相环型的CDR并流片验证,包括I/O PAD在内的完整芯片面积为0.858mm2（0.78mm×1.10mm）,其中CDR核心面积为0.21mm2。芯片键合在PCB板上后进行测试,测试结果表明,恢复出的时钟的抖动峰峰值和RMS值分别为9.41ps、1.014ps,可覆盖11.8Gb/s到12.6Gb/s的输入码率范围;经解串器降速后输出的195MHz数据的抖动峰峰值为0.137UI;CDR电路核心功耗为4.5m W,比特能耗仅0.360p J/bit。

关键词：时钟数据恢复电路高能效锁相环二进制鉴相器 ΔΣ调制器多相时钟产生电路

来源：评论

学校读者我要写书评

暂无评论

适用于Serdes的插值型时钟数据恢复电路设计

适用于Serdes的插值型时钟数据恢复电路设计

引用

作者：毛少博北京交通大学

学位级别：硕士

随着网络和大数据的发展,人们对信息传输的需求快速增长,传统的并行接口受到越来越多的限制,高速串行接口技术逐渐成为通信中的主流方式。目前常见的串行通信协议有UART、USB和IEEE1394等。其中1394接口以其多通道、高速率等特点被广泛... 详细信息

随着网络和大数据的发展,人们对信息传输的需求快速增长,传统的并行接口受到越来越多的限制,高速串行接口技术逐渐成为通信中的主流方式。目前常见的串行通信协议有UART、USB和IEEE1394等。其中1394接口以其多通道、高速率等特点被广泛应用与系统总线与视频传输。1394接口由IEEE(电气与电子工程师协会)于1995年制定出传输标准,传输峰值可以达到400MB/S,同时支持100MB/S和200MB/S速率传输。2001年IEEE对1394接口重新制定规范,颁布的1394B的传输速度可以达到800MB/S,如果使用塑料光纤它的最高速度可以提高到32GB/S。本论文首先描述了串行链路的功能,阐明了Serdes中CDR(时钟数据恢复)与其他模块之间的联系。其次详细介绍了时钟数据恢复电路中抖动与数据编码的概念,对设计指标进行分析。通过对时钟数据恢复电路的结构进行对比和分析,选择相位插值型时钟数据恢复电路作为本设计的电路结构,并确定Alexander鉴相器、二阶数字环路滤波器等核心模块。然后完成各个模块的电路设计和仿真,包括采样模块、解串模块、环路滤波器、相位插值电路以及时钟选择电路。最后对整体时钟数据恢复电路进行瞬态仿真观察其眼图的抖动数据,并计算恢复时钟的锁定时间,验证是否满足1394B的设计指标。本论文设计的适用于Serdes的插值型时钟数据恢复电路,以1394B通信协议作为标准,同时支持800MHz、400MHz,100MHz三种数据频率传输,采用外部锁相环提供的4相位时钟。相位插值电路采用64位并行控制位运算,合成恢复时钟的相位精度为π／32。利用Cadence EDA工具完成原理图和版图的设计,并用Spectre完成仿真验证。通过仿真,恢复时钟的抖动和锁定时间能够满足Serdes1394B的指标,合成时钟能够对输入信号实现恢复功能。

关键词： Serdes 插值型时钟数据恢复电路

来源：评论

学校读者我要写书评

暂无评论

基于0.18-μmCMOS工艺的2.488Gb/s时钟数据恢复电路的设计

基于0.18-μmCMOS工艺的2.488Gb/s时钟数据恢复电路的设计

引用

作者：杨丽燕桂林电子科技大学

学位级别：硕士

光纤通信技术已成为现代通信的主要支柱之一，其传输技术标准通常采用国际同步数字体系（SDH）和美国同步光网络（SONET）两项国际标准。时钟数据恢复（CDR）电路是光纤通信系统的关键电路，其性能优劣制约着通信网络的发展。　　本文... 详细信息

光纤通信技术已成为现代通信的主要支柱之一，其传输技术标准通常采用国际同步数字体系（SDH）和美国同步光网络（SONET）两项国际标准。时钟数据恢复（CDR）电路是光纤通信系统的关键电路，其性能优劣制约着通信网络的发展。　　本文简要介绍了光纤通信系统及其通信标准和协议，并对锁相环（PLL）原理、CDR的相关理论和设计技术、特别是CDR的传输特性以及抖动特性进行了深入的研究。在理论分析的基础上，利用Cadence集成电路设计软件，基于SMIC0.18-μm1P6M CMOS工艺，设计了一种面向光纤通信收发器应用的2.488Gb/s三阶电荷泵锁相环（CPPLL）型时钟数据恢复（CDR）电路。该CDR电路基于SONET OC-48/SDH STM-16的要求而设计，并采用一种双环路结构来实现。为了增加整个环路的捕获范围及减少锁定时间，本文增加了一个带参考时钟的辅助锁频环路。整个系统由五个重要模块组成：高速Hogge鉴相器（PD）、普通型边沿触发式鉴频鉴相器（PFD）、差分输入单端输出型电荷泵（CP）、二阶无源低通滤波器（LPF）和四级环形差分压控振荡器（VCO）。　　本文采用Cadence的Spectre及Spectre RF仿真工具对CDR电路进行了仿真，并得到后仿真结果如下：系统电源电压取1.8V，在2.488Gbps速率的非归零码（NRZ）输入数据下，恢复数据的抖动峰值为14.6ps，锁定时间为1.5μs，整体电路的功耗为60mW，核心版图面积为566μm×448μm（0.25mm2）。从仿真结果来看，本设计的CDR电路可以稳定工作，并能成功的恢复出数据率为2.488Gbps的串行NRZ数据，其性能指标符合ITU-T提出的国际标准SDH中等级STM-16的要求。

关键词：光纤通信时钟数据恢复电路锁相环压控振荡器相位抖动 CMOS工艺

来源：评论

学校读者我要写书评

暂无评论

10Gb/s低功耗时钟数据恢复电路设计

10Gb/s低功耗时钟数据恢复电路设计

引用

作者：贺一奇西安电子科技大学

学位级别：硕士

数据时钟恢复电路是通信芯片中组成模块之一,主要应用于光纤和金属为传导介质的通讯之中。一般系统由发送端、信号传播通道和接受模块构成。接收模块收到的信号是串行数据流。为了满足高速传输要求,通信系统一般要求时钟信息包含在数据... 详细信息

数据时钟恢复电路是通信芯片中组成模块之一,主要应用于光纤和金属为传导介质的通讯之中。一般系统由发送端、信号传播通道和接受模块构成。接收模块收到的信号是串行数据流。为了满足高速传输要求,通信系统一般要求时钟信息包含在数据流中。将周期信息从收到的信号中提出来,然后使用提出的周期时钟信号对接受信号进行重新采值,这个信息处理的过程称为时钟恢复和数据恢复,处理信息的设计就是时钟数据恢复电路设计。该设计所达到的极限工作速度制约着通信系统的最高的传导速度值。本文通过对时钟数据恢复电路的技术进行研究,采用低功耗的设计原理实现了一款速度为1OGb/s的高速低功耗CDR电路设计。首先分析了典型的相关电路结构,着重分析研究了基于二类锁相环的时钟数据恢复电路结构。采用典型的系统分析,建立了电路设计完善的理论模型同时获得了电路设计的关键参数之间的联系。经过对比国内外的相关设计指标最终完成了电路的原理设计。通过建立MATLAB模型得到电路带宽为17MHz系统稳定。其次利用电荷控制技术和半速率技术实现了电路中鉴相器的设计。半速率电荷控制鉴相器有着低功耗高速度和易集成等优点,对比典型的二进制鉴相器设计该设计可以减少一半左右的功耗。利用了源级开关结构技术得到了电路中VI转换的设计,该VI转换具有抑制电荷注入,减小电荷失配,灵敏度高等特点,他在标准的失配比情况下输出电压可选择的范围到达电压域的80%,满足大部分电路的需求。采用四级环振结构和公模重构技术得到了压控振荡器和配套的缓冲器电路设计,振荡器在输出频率为工作频点时不同工艺角下的K值在3.2GHZ/V至5.1GHz/V范围内。缓冲器可以将输出摆幅从百分之四十提高到百分之九十的同时将占空比稳定在百分之五十,满足设计要求。然后使用virtuoso版图工具对设计进行了版图绘制,通过对关键路径的规划、模块间交互线规划、模块保护的方法得到设计的整体版图。最后使用virtuoso软件的仿真工具对时钟数据恢复电路设计进行了整体仿真验证。电路工作频率达到5GHz证明电路属于高速设计。处理的数据速度达到1OGb/s,在不同PVT情况下最大抖动为15ps,功耗为7.5mA×0.9V,芯片面积为170um×150um。对比速度相同的同类CDR电路设计有着明显的低功耗,小面积的优势。本文通过时钟数据恢复电路的研究和分析,得到了一款较低功耗的高速CDR电路。对比传统的设计,本文所实现的设计只需要其十分之一的功耗就可以实现相同的处理速度。通过本课题的研究对模拟电路高速低功耗设计提供了有力的数据支持,同时为国内的时钟数据恢复电路设计做出了一定贡献。

关键词：时钟数据恢复电路低功耗高速二类锁相环

来源：评论

学校读者我要写书评

暂无评论

时钟数据恢复电路

时钟数据恢复电路

引用

作者：王军宁潘锐 300457 天津市滨海新区黄海路249号中信物流科技园3号单体2层C052室

本实用新型涉及一种时钟数据恢复电路。该时钟数据恢复电路包括：相位比较模块和锁定检测模块；所述相位比较模块，用于确定本地时钟与采样数据中的嵌入时钟的相位关系，将所述相位关系发送至所述锁定检测模块；所述锁定检测模块，用于... 详细信息

标准号: CN203708218U

本实用新型涉及一种时钟数据恢复电路。该时钟数据恢复电路包括：相位比较模块和锁定检测模块；所述相位比较模块，用于确定本地时钟与采样数据中的嵌入时钟的相位关系，将所述相位关系发送至所述锁定检测模块；所述锁定检测模块，用于根据所述相位关系确定所述采样数据是否被所述本地时钟锁定。

关键词：检测模块相位关系时钟数据恢复电路本地时钟采样数据相位比较嵌入

来源：评论

学校读者我要写书评

暂无评论

用于SERDES收发器接口的时钟数据恢复电路设计与实现

用于SERDES收发器接口的时钟数据恢复电路设计与实现

引用

作者：潘颖北京大学

学位级别：硕士

时钟数据恢复(CDR)电路是数字通信领域中不可缺少的关键电路，它从接收信号中提取出时钟信息，同时调整好相位，以确保数据转换电路的正确采样，因此它的性能直接影响了接收机的误码率。随着通信数率的不断提高，人们对数字通信系统的... 详细信息

时钟数据恢复(CDR)电路是数字通信领域中不可缺少的关键电路，它从接收信号中提取出时钟信息，同时调整好相位，以确保数据转换电路的正确采样，因此它的性能直接影响了接收机的误码率。随着通信数率的不断提高，人们对数字通信系统的速度提出了更高的要求，而数据时钟恢复电路正是速度提高的主要瓶颈。\n 本文基于IP核设计实现了应用于高速串行接口芯片中的时钟数字恢复电路，并且与数字工艺兼容。\n 本文首先介绍了时钟数据恢复电路的基本原理及研究现状从数据时钟恢复电路的基本特性出发，讨论了常见的非理想因素，分析了时钟数据恢复电路的实现方式和基本结构。然后在分析了时钟恢复电路的基本原理的基础上着重研究了锁相环时钟恢复电路，包括电路结构和噪声分析。通过比较各模块的不同结构，分析了其优缺点。\n 系统采用基于相位插值(PI)的双环路时钟数据恢复(CDR)结构，这种结构稳定性好、锁定时间短、无抖动成峰、工作频率范围大。\n 时钟数据恢复(CDR)环路与主信号通路分别选择带宽，提高系统的抖动特性；多通路复用主电路锁相环(MPLL)，提高系统的集成性；电路大部分采用数字实现，对衬底噪声实现较好的抑制，外界电源、温度等噪声因素对电路的影响较小；电路不需要LC等片外元件，实现了全芯片集成；多路复用锁相(PLL)环路，输出抖动小，线性差值小。\n 本文采用smic130nm工艺和1.2V电源设计了兼容三种数据传输总线协议的全数字工艺数据时钟恢复IP核。

关键词：时钟数据恢复电路数据转换数字通信系统 IP核设计高速串行接口锁相环相位插值

来源：评论

学校读者我要写书评

暂无评论

适用于串行接口的时钟数据恢复电路的设计

适用于串行接口的时钟数据恢复电路的设计

引用

作者：牛晓良北京理工大学

学位级别：硕士

近十几年来,随着有线通信的迅猛发展,数据的传输速率几乎在成倍的增长。伴随着数据传输速率等性能的提高,原本用于光纤通信的串行接口技术Serdes在电子通信领域崭露头角,并逐渐的成为不可取代的关键技术。这种点对点的串行通信技术充分... 详细信息

近十几年来,随着有线通信的迅猛发展,数据的传输速率几乎在成倍的增长。伴随着数据传输速率等性能的提高,原本用于光纤通信的串行接口技术Serdes在电子通信领域崭露头角,并逐渐的成为不可取代的关键技术。这种点对点的串行通信技术充分利用信道的信道容量,减少所需的传输信道和器件引脚数目,从而大大降低通信成本。时钟数据恢复电路是Serdes系统的重要组成部分之一,它决定着接收端能否正确的接收到传输的数据。本论文首先对时钟数据恢复电路进行了概述,然后对国内外有关时钟数据恢复电路的研究的进展进行了介绍;其次介绍了通信系统的模型,并对模型中的各个部分进行了详细的分析;然后简单的介绍了各种类型的时钟数据恢复电路的工作原理,并把对时钟数据恢复电路最关心的抖动进行了详细的研究;最后采用SMIC 180nm工艺设计了一款可实现2.5Gbps数据传输速率的时钟数据恢复电路,时钟数据恢复电路中既有Verilog实现的数字部分,也有模拟部分,使用Cadence和QuestaSim软件对各个模块电路和整体电路进行仿真,并给出了相应的仿真结果。最后一章,对论文进行了总结,并提出了本论文中设计的时钟数据恢复电路所存在的不足以及对未来的期望。

关键词：串行接口通信模型时钟数据恢复电路相位插值器

来源：评论

学校读者我要写书评

暂无评论

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案：

请选择收藏分类：

通借通还

建议与咨询 留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案： 新增检索档案 确定 取消

请选择收藏分类： 新增自定义分类 确定 取消

通借通还

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

请选择保存的检索档案：

请选择收藏分类：