检索结果-内蒙古大学图书馆

上海电力大学学报 2025年第1期41卷 84-89,95页

作者：张雷刘伟景赵启林上海电力大学上海200090 摩尔精英集成电路发展产业有限公司上海201306

针对先进工艺下大规模数字集成电路设计中的时钟偏差、延迟与时序收敛问题,提出了一种结合时钟树级数优化与局部时钟偏差调整的综合时钟树设计方案。该方案通过减少时钟信号的传播层次降低全局延迟,同时结合精确优化局部时钟偏差,改善... 详细信息

针对先进工艺下大规模数字集成电路设计中的时钟偏差、延迟与时序收敛问题,提出了一种结合时钟树级数优化与局部时钟偏差调整的综合时钟树设计方案。该方案通过减少时钟信号的传播层次降低全局延迟,同时结合精确优化局部时钟偏差,改善时钟信号在不同节点间的同步性,进而提升整体时序收敛效率。基于TSMC7nm工艺,通过FusionCompiler和PrimeTime工具对某片上系统(SoC)芯片进行物理设计与静态时序分析。结果表明,该方案在多个关键性能指标上优于传统方案,时钟延迟降低了54.7%,全局与局部时钟偏差分别减少68.8%和59.8%,时序违例路径大幅减少,且有效简化了时序收敛的过程,提升了设计效率和时序收敛速度。

关键词：时序优化时钟树综合静态时序分析时序收敛

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一种低功耗时钟树综合的寄存器聚类方法

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湖南大学学报（自然科学版） 2023年第8期50卷 147-152页

作者：唐俊龙卢英龙戴超雄邹望辉李振涛长沙理工大学物理与电子科学学院湖南长沙410114 湖南毂梁微电子有限公司湖南长沙410003

随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的... 详细信息

随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构,通过限制群组的扇出、负载和范围,对寄存器进行合理分组,减少了缓冲器的插入数目和总布线长度,有效降低时钟网络功耗.将该方法整合到传统的时钟树综合(CTS)流程中,在ISCAS89基准电路上测试并分析其有效性.实验结果表明,该寄存器聚类方法在不影响时钟树最大延时的情况下,有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.

关键词：低功耗电子时钟偏移寄存器聚类时钟树综合

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基于Astro的时钟树综合

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电子器件 2005年第1期28卷 192-195页

作者：周凤亭王胤翔陆生礼东南大学国家专用集成电路系统工程技术研究中心南京210096

时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC 0.25μm工艺的RISC微处理器芯片为例,介绍了使用Synopsys公司的 P&R工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble... 详细信息

时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC 0.25μm工艺的RISC微处理器芯片为例,介绍了使用Synopsys公司的 P&R工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble在综合后的时钟偏差上作了对比,结果显示使用前者比后者时钟偏差减小百分之十四以上。

关键词：时钟树综合 Soc 时钟偏差

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ASIC物理设计中的时钟树综合优化研究

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微电子学 2011年第6期41卷 872-875页

作者：潘静吴武臣侯立刚彭晓宏北京工业大学电子信息与控制学院集成电路与系统集成实验室北京100124

以一款基于HJTC 0.18μm工艺的YAK SOC芯片为例,根据其时钟结构,提出一种能有效减小时钟偏移的方法,该方法通过在门级将时钟根节点分解成若干伪时钟源实现。基于该方法,采用布局布线工具,对YAK SOC芯片进行时钟树综合,得到了较好的效果... 详细信息

以一款基于HJTC 0.18μm工艺的YAK SOC芯片为例,根据其时钟结构,提出一种能有效减小时钟偏移的方法,该方法通过在门级将时钟根节点分解成若干伪时钟源实现。基于该方法,采用布局布线工具,对YAK SOC芯片进行时钟树综合,得到了较好的效果。给出了一种采用缓冲器和反相器相结合构建时钟树以降低时钟树功耗的方法。通过完成物理设计和功耗分析的数据对比,证明了该优化方法的可行性。

关键词：深亚微米专用集成电路片上系统时钟偏移时钟树综合

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一种实现时序快速有效收敛的时钟树综合方案

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微电子学 2017年第5期47卷 670-673页

作者：刘慧君谢亮金湘亮湘潭大学物理与光电工程学院湖南湘潭411105 微光电与系统集成湖南省工程实验室湖南湘潭411105

针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案。基于CSMC 0.35μm CMOS工艺,采用提出的方案,使用IC Compiler和Pr... 详细信息

针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案。基于CSMC 0.35μm CMOS工艺,采用提出的方案,使用IC Compiler和Prime Time工具,分别完成了应用于高精度隔离型Σ-ΔADC芯片的低速数字滤波器的物理设计以及静态时序分析。结果表明,与传统方案相比,保持时间负松弛总值降低了95.62%,时序收敛所需缓冲器个数减少了约98.13%,运行时间缩短了97.25%,有效地降低了布线拥塞程度,快速有效地实现了时序收敛。

关键词：时钟树综合静态时序分析时序收敛

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ASIC后端设计中的时钟偏移以及时钟树综合

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半导体技术 2008年第6期33卷 527-529页

作者：千路林平分北京工业大学北京市嵌入式系统重点实验室北京100022

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟... 详细信息

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因。介绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。

关键词：时钟偏移时钟树综合 Astro 手动优化

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基于Garfield5设计中时钟树综合技术研究

基于Garfield5设计中时钟树综合技术研究

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作者：汪珺东南大学

学位级别：硕士

随着集成电路规模的不断增大,集成工艺不断进步,对集成电路的设计方法提出了更高要求。而芯片规模日益增大,时钟频率不断提高,作为电路系统的时间参考,时钟信号在同步电路系统中占据着重要地位。时钟树是描述时钟信号的传播网络,它对于... 详细信息

随着集成电路规模的不断增大,集成工艺不断进步,对集成电路的设计方法提出了更高要求。而芯片规模日益增大,时钟频率不断提高,作为电路系统的时间参考,时钟信号在同步电路系统中占据着重要地位。时钟树是描述时钟信号的传播网络,它对于系统功能和性能都是至关重要的。在集成电路后端设计中时钟树综合的主要任务是达到电路的静态时序要求。随着芯片设计的时钟频率越来越高,时钟结构越来越复杂,时钟树综合是深亚微米芯片后端设计中的一个重要环节。如何使时钟信号按照设定的时钟约束传输到芯片上各个寄存单元,如何在时钟树达到时序要求时尽量减少时钟网络上的缓冲器和倒相器数量以减小时钟网络的功耗开销和面积开销都是时钟树综合时需要考虑的问题。本文课题的研究方向是基于Garfield5 SoC(System-on-Chip)芯片设计,使用Synopsys公司的Astro、PrimeTime等后端设计工具探讨了在深亚微米后端设计流程中时钟树综合和优化技术。Astro是Synopsys公司的集成电路后端设计工具,它集布局、时钟树综合和布线为一体。本文首先介绍了时钟树综合的概念、相关理论和影响时钟树性能的几个重要因素(时钟树源点、时钟周期、时钟树最大延迟和最小延迟、时钟偏差(clockskew)、传递时间(transitiontime)和缓冲器种类)。然后讨论了减小时钟偏差、调整时钟树延迟以及降低时钟树功耗的方法。并且结合实验室研发的SoC芯片Garfield5,在SMIC(中芯国际)0.18μmCMOS工艺下,基于Astro物理设计流程,分析了不同设计方案对时钟树性能的影响。 Garfield5的实验结果表明:结合Astro自动时钟树综合流程,采用功耗管理模块(PMC)布局优化、调整门控时钟连线权重和调整时钟源位置的方法后,系统主时钟(CLK5M)的时钟偏差控制在0.158ns以内,最长的时钟树延时路径调整到1.75ns。Garfield5芯片面积在5mm×5mm以内,最高频率达到100MHz。

关键词：时钟树综合时钟偏差时钟树延时深亚微米

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ASIC后端设计中的时钟树综合优化研究

ASIC后端设计中的时钟树综合优化研究

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作者：张婷婷湘潭大学

学位级别：硕士

本文针对一款物联网控制的DSP芯片ADP32,在后端物理设计中提出了一种优化的时钟树综合方法。实验数据表明该方法在确保电路时序收敛的前提下有效精简了时钟树结构,减小了时钟树功耗和面积,目前该款芯片已经成功进入流片阶段。时钟信号... 详细信息

本文针对一款物联网控制的DSP芯片ADP32,在后端物理设计中提出了一种优化的时钟树综合方法。实验数据表明该方法在确保电路时序收敛的前提下有效精简了时钟树结构,减小了时钟树功耗和面积,目前该款芯片已经成功进入流片阶段。时钟信号是电路正常工作的基准,也是电路系统中连线最长、翻转率最高、负载最大的信号。时钟信号必须保证芯片处于最差环境时,最关键的时序也能够正常工作,否则就会导致时序紊乱,电路功能出错。ASIC后端物理设计中的时钟树综合优化是将前端综合时的理想时钟信号换成实际信号连线,也是整个后端设计中十分关键的一步。时钟树综合的目的是最小化时钟延时和偏差,最大限度的获得时序收敛,同时精简时钟缓冲器数目和最小化面积,降低时钟树功耗。总之,一个时钟树的好坏直接影响整个芯片的面积、功耗和布通率。本文是基于Cadence公司的布局布线工具SOC Encounter平台,结合ADP32芯片的后端物理设计流程,展开的时钟树综合优化研究。首先简单介绍了后端设计的基本流程和各个流程阶段的内容及注意事项;然后针对本论文的研究课题时钟树综合优化详细阐述涉及到的基本原理和时钟网络分类;最后通过仔细分析本设计的时钟树结构,结合在实际项目中遇到的问题进行分析并提出解决方案,另外在确保时序收敛的前提下,提出一种通过优化和设置时钟树指导文件中的Buffer、Global Excluded Pin及Leaf Pin Group三个参数综合得到功耗低、面积小时钟树的方法。实验结果表明,这三种参数的合理利用,相比于传统时钟树综合方法,时钟树功耗优化了3.6%,芯片面积减小了0.4%。

关键词：物理设计低功耗时钟树综合时序收敛

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面向噪声抑制的三维时钟树综合关键技术的研究与实现

面向噪声抑制的三维时钟树综合关键技术的研究与实现

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作者：钱晨上海交通大学

学位级别：硕士

采用硅直通孔(Through-Silicon Via,TSV)实现堆叠形式的三维集成电路,被学术界和工业界认为是可能引发半导体技术发展方式变革的技术。在三维时钟网络中,时钟信号不仅在水平方向传播,还可以在晶圆层之间实现垂直方向传播,因此时钟网络... 详细信息

采用硅直通孔(Through-Silicon Via,TSV)实现堆叠形式的三维集成电路,被学术界和工业界认为是可能引发半导体技术发展方式变革的技术。在三维时钟网络中,时钟信号不仅在水平方向传播,还可以在晶圆层之间实现垂直方向传播,因此时钟网络结构更为复杂。同时,三维时钟网络还要考虑TSV所带来的寄生效应对时钟网络的影响。本文将通过研究传统的时钟树综合算法,并在考虑TSV的情况下将算法拓展到三维,从而建立开销有效的三维时钟树综合流程。本文所建立的三维时钟树综合流程包括抽象拓扑树生成、层嵌入、物理布线和缓冲器插入等三个步骤。本课题通过研究TSV三维物理模型,对TSV间串扰噪声进行建模和仿真,并提出了抑制TSV间串扰噪声的方法。本文从噪声抑制的角度出发优化传统时钟树综合算法,提出了最少TSV数量的层嵌入算法,算法在保证时钟网络性能的前提下减少时钟网络中TSV资源的使用。本文还通过研究抽象拓扑树结构提出了一个基于子树重构的三维抽象拓扑树优化算法,优化算法不仅能降低时钟网络的总线长,还能减小TSV的排布密度。在此基础上,本文改进了传统时钟树综合流程,通过对时序逻辑单元进行预先簇划分来降低TSV密度,从而抑制TSV间串扰噪声。仿真实验表明改进后的时钟树综合流程在总线长增加1.03%到25.14%的代价下,时钟延迟性能可以提高最多57.14%,TSV资源使用最多可减小90.7%。

关键词：三维集成电路时钟树综合拓扑树优化串扰噪声抑制

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基于LEON3S芯片的时钟树综合优化策略的研究与实现

基于LEON3S芯片的时钟树综合优化策略的研究与实现

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作者：刘淼北京工业大学

学位级别：硕士

随着集成电路工艺的高速发展，晶体管的特征尺寸进入纳米时代，芯片的工作频率上升到百兆至千兆赫兹，设计的时序越来越难以满足时序收敛的要求。时钟树综合是高性能芯片设计中保证时序收敛的一个重要环节，因此时钟树综合的质量及其优... 详细信息

随着集成电路工艺的高速发展，晶体管的特征尺寸进入纳米时代，芯片的工作频率上升到百兆至千兆赫兹，设计的时序越来越难以满足时序收敛的要求。时钟树综合是高性能芯片设计中保证时序收敛的一个重要环节，因此时钟树综合的质量及其优化越来越受到人们的重视。时钟树综合的主要目标是得到最小化的时钟偏差和插入延时，最大程度的为时序收敛服务，但这并不能完全满足越来越复杂的数字路径的时序需求，因此在ASIC物理设计中找到可以高效快捷地解决时序收敛问题的时钟树综合优化策略已成为实现高性能数字电路设计的难点。本文设计了一款SOC微处理器芯片LEON3S，围绕对时钟树综合中时序优化的研究，主要工作如下:\n (1)研究了在深亚微米工艺下ASIC物理设计中时序收敛面临的挑战，然后对时钟树综合的基本原理进行了详细分析。\n (2)以Synopsys公司的ICC工具为主要EDA平台对LEON3S芯片进行了物理设计。\n (3)根据LEON3S芯片在时钟树综合过程中遇到的具体问题，分析了ICC对时钟树端口的识别方式，研究了几种特殊的时钟树综合优化策略:有效时钟偏移通过调整局部时钟偏差来提高同步系统的性能;对于设计中的时钟分频结构，设置忽略端口是一种有效的时钟树综合优化策略;门控时钟使能信号的时序很容易发生建立时间违例，本文提出了改变器件尺寸或阈值电压、插入缓冲器的时序优化技术，并将这些优化策略应用于项目实践中，有效地完成了时钟树综合的时序优化。\n (4)在设计的时钟布线阶段，由于130nm工艺下信号完整性问题的严重性，分析并采取改进的布线方案来预防串扰问题。\n 本设计的实践结果表明，采用的时钟树综合优化策略有效地解决了LEON3S芯片在深亚微米工艺的物理设计中出现的时序问题，满足了LEON3S芯片设计的时序要求，并在SMIC130nm工艺下成功流片。这些时钟树综合优化策略对今后工程实践中的时序优化具有重要意义。

关键词：芯片电路设计时钟树综合时序优化

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