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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

123 篇 专利

馆藏范围

123 篇 电子文献
0 种 纸本馆藏

日期分布

机构

4 篇 北京控制工程研究...
4 篇 电子科技大学
4 篇 南京弘顺思诺电力...
3 篇 中兴通讯股份有限...
3 篇 浙江大学
3 篇 南京理工大学
3 篇 展讯通信有限公司
3 篇 东北大学
2 篇 华中科技大学
2 篇 湖南卫导信息科技...
2 篇 江苏帝奥微电子股...
2 篇 深圳市联诚发科技...
2 篇 天津讯联科技有限...
2 篇 东南大学
2 篇 桂林电子科技大学
2 篇 西安微电子技术研...
2 篇 航天长征火箭技术...
2 篇 中国航空无线电电...
2 篇 联芯科技有限公司
2 篇 南京大学

作者

4 篇 夏冰冰
4 篇 冯欣
4 篇 陆晓明
4 篇 张杰
4 篇 吴一帆
4 篇 刘鸿瑾
4 篇 庄珊娜
4 篇 孙强
4 篇 齐全
4 篇 吴军
4 篇 胡姗姗
4 篇 杨桦
3 篇 王泽坤
3 篇 彭晓峰
3 篇 朱洪波
3 篇 朱金瑞
3 篇 陈敏杰
3 篇 刘勇
3 篇 李晶皎
3 篇 孙德印

语言

123 篇 中文

检索条件"主题词=时钟生成模块"

共 123 条记录，以下是1-10 订阅

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详细简洁

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火箭控制时钟同步装置、飞行控制器和箭上控制计算机

火箭控制时钟同步装置、飞行控制器和箭上控制计算机

引用

作者：胡光东刘百奇张伟钱威俊帅树敏魏鑫程越巍刘新波刘建设张军锋 100176 北京市大兴区北京经济技术开发区荣华南路15号院7号楼13层1301室

本发明涉及航空航天技术领域，提供一种火箭控制时钟同步装置、飞行控制器和箭上控制计算机，其中装置包括：外部时钟输入模块，用于将接收到的实时外部时钟脉冲发送至时差相差转换模块；时差相差转换模块，用于接收控制时钟生成模块发... 详细信息

标准号: CN114938258B

本发明涉及航空航天技术领域，提供一种火箭控制时钟同步装置、飞行控制器和箭上控制计算机，其中装置包括：外部时钟输入模块，用于将接收到的实时外部时钟脉冲发送至时差相差转换模块；时差相差转换模块，用于接收控制时钟生成模块发送的实时控制时钟脉冲，并确定实时外部时钟脉冲与实时控制时钟脉冲之间的相位差；控制时钟生成模块，用于生成实时控制时钟脉冲，以及基于相位差，对实时控制时钟脉冲进行调整，以使实时控制时钟脉冲与实时外部时钟脉冲保持同步；实时控制时钟脉冲的设定周期与实时外部时钟脉冲的设定周期一致。本发明提供的装置，提高了火箭控制时钟的准确性，提高了箭上控制计算机的控制可靠性和控制稳定性。

关键词：时钟脉冲实时控制外部时钟脉冲控制时钟控制计算机转换模块相位差时差火箭发送航空航天技术时钟生成模块飞行控制器接收控制生成模块输入模块同步装置外部时钟

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一种时钟切换系统、方法、装置、计算机设备和存储介质

一种时钟切换系统、方法、装置、计算机设备和存储介质

引用

作者：金留念王大中曹蓓裴良杰姜丙亚 250101 山东省济南市高新区港西路2177号港盛大厦4层401室

本发明涉及计算机技术领域，公开了一种时钟切换系统、方法、装置、计算机设备和存储介质，时钟切换系统包括反馈控制模块、合路控制模块和多个同步门控时钟生成模块；反馈控制模块用于在检测到接收的多路反馈信号为全零时将输出的多路... 详细信息

标准号: CN117151011A

本发明涉及计算机技术领域，公开了一种时钟切换系统、方法、装置、计算机设备和存储介质，时钟切换系统包括反馈控制模块、合路控制模块和多个同步门控时钟生成模块；反馈控制模块用于在检测到接收的多路反馈信号为全零时将输出的多路锁存信号更新为与接收的多路切换信号完全相同；合路控制模块用于接收各个同步门控时钟生成模块输出的初级时钟信号，并进行或运算得到目标时钟信号；同步门控时钟生成模块用于对接收的切换信号、锁存信号和原始时钟信号进行与运算，得到并输出一路初级时钟信号，还用于对接收的切换信号和锁存信号进行与运算，得到并输出一路反馈信号。本发明解决了随着时钟路数的增加时钟切换电路复杂度越来越高的问题。

关键词：时钟生成模块锁存信号同步门控输出反馈控制模块时钟切换系统反馈信号控制模块切换信号时钟信号与运算多路合路计算机技术领域目标时钟信号时钟切换电路原始时钟信号计算机设备存储介质多路切换复杂度或运算零时路数检测更新

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时钟管理芯片、芯片管理系统和电子设备

时钟管理芯片、芯片管理系统和电子设备

引用

作者：刘弘 518118 广东省深圳市坪山区比亚迪路3009号

本发明提出一种时钟管理芯片、芯片管理系统和电子设备，芯片包括：天线信号处理模块；协议处理模块，与天线信号处理模块连接，用于接收以太网同步源时钟信号、PTP时钟信号、1PPS时钟信号及外部时钟源信号，根据以太网同步源时钟信号、... 详细信息

标准号: CN117527118A

本发明提出一种时钟管理芯片、芯片管理系统和电子设备，芯片包括：天线信号处理模块；协议处理模块，与天线信号处理模块连接，用于接收以太网同步源时钟信号、PTP时钟信号、1PPS时钟信号及外部时钟源信号，根据以太网同步源时钟信号、PTP时钟信号、1PPS时钟信号及外部时钟源信号输出过渡时钟信号；时钟生成模块，与PTP协议处理模块连接，用于对时钟信号进行处理，对应输出目标时钟信号。本发明采用相同的芯片及架构对以太网同步源时钟信号及外部时钟源信号进行选通处理，避免在不同的芯片中对不同的时钟源信号处理导致的信号传输存在较大延时的问题，从而减少信号传输出现错误概率，提高信号传输的准确性。

关键词：时钟信号外部时钟源同步源以太网天线信号处理模块信号传输芯片时钟管理芯片时钟生成模块协议处理模块芯片管理系统处理模块错误概率电子设备过渡时钟减少信号输出目标信号处理信号输出大延时时钟源选通架构传输

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一种低压差线性稳压器

一种低压差线性稳压器

引用

作者：汤强 214115 江苏省无锡市新吴区菱湖大道111-34号软件园天鹅座D座8层

本发明提供一种低压差线性稳压器，能够改善电源抑制比和环路稳定性，包括误差放大模块的输入端输入参考电压信号；误差放大模块的输出端连接第一低压NMOS管的栅极；第一低压NMOS管的源极输出校正电压，第一低压NMOS管用于调整低压差线... 详细信息

标准号: CN116048168A

本发明提供一种低压差线性稳压器，能够改善电源抑制比和环路稳定性，包括误差放大模块的输入端输入参考电压信号；误差放大模块的输出端连接第一低压NMOS管的栅极；第一低压NMOS管的源极输出校正电压，第一低压NMOS管用于调整低压差线性稳压器的输入电压；时钟生成模块的输入端与第一低压NMOS管的源极相连用于产生第一时钟信号CK；电平转换模块用于将第一时钟信号CK转换为第二时钟信号CK1；电荷泵模块用于输出升高电压；输出反馈模块用于调整低压差线性稳压器的输出电压；电荷泵模块的输出端与第二低压NMOS管的栅极相连；第二低压NMOS管的源极和反馈电阻的一端相连，另一端和误差放大模块的负相输入端相连。

关键词：低压差线性稳压器误差放大模块时钟信号电荷泵模块输入端源极电平转换模块时钟生成模块输出反馈模块输入参考电压电源抑制比负相输入端环路稳定性输出端连接反馈电阻升高电压输出电压输入电压校正电压源极输出栅极相连输出端输出转换

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数据采样的系统、方法、装置、设备及存储介质

数据采样的系统、方法、装置、设备及存储介质

引用

作者：聂泳忠寇强李红星 710065 陕西省西安市雁塔区天谷七路996号西安国家数字出版基地A座12201室

本发明实施例公开了数据采样的系统、方法、装置、设备及存储介质，系统包括现场可编程逻辑门阵列FPGA、第一时钟生成模块和模数转换模块；其中，FPGA，用于接收第一配置指令，根据第一配置指令生成时钟生成信号，并向第一时钟生成模块... 详细信息

标准号: CN113553291A

本发明实施例公开了数据采样的系统、方法、装置、设备及存储介质，系统包括现场可编程逻辑门阵列FPGA、第一时钟生成模块和模数转换模块；其中，FPGA，用于接收第一配置指令，根据第一配置指令生成时钟生成信号，并向第一时钟生成模块发送时钟生成信号；第一时钟生成模块，用于根据时钟生成信号生成第一目标时钟信号，并将第一目标时钟信号发送给模数转换模块；模数转换模块，用于基于第一目标时钟信号的频率进行采样。本发明实施例能够基于用户的需求灵活调整采样率，满足使用特殊采样率进行采样的情况。

关键词：模数转换模块目标时钟信号时钟生成模块配置指令时钟生成采样率采样现场可编程逻辑门阵列存储介质发送时钟灵活调整生成信号数据采样信号生成

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一种全数字时钟生成电路及全数字时钟生成方法

一种全数字时钟生成电路及全数字时钟生成方法

引用

作者：黎振豪廖铖伟李迪航张婵婵于润泽 430000 湖北省武汉市东湖新技术开发区光谷大道77号金融港后台服务中心A4栋2层02室G14(自贸区武汉片区)

本发明提供一种全数字时钟生成电路及全数字时钟生成方法，包括一个二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链，通过二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链的配合作用，能够生... 详细信息

标准号: CN117272879A

本发明提供一种全数字时钟生成电路及全数字时钟生成方法，包括一个二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链，通过二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链的配合作用，能够生成周期性的时钟信号，其中，可配置延时链能够调整时钟信号的周期，并且在可配置延时链的等级设定之后，该时钟模块还能够根据芯片PVT的改变调整时钟信号的周期。该全数字时钟生成模块结构简单，面积小，功耗低，不仅可以为芯片提供时钟源，还可以提高芯片的可靠性。特别是在近阈值电压供电的芯片中，该全数字生成模块可很好地跟踪片上的PVT变化，从而保证芯片始终稳定可靠地工作。

关键词：可配置全数字延时链芯片调整时钟信号多选器异或门与门时钟生成电路时钟生成模块近阈值电压等级设定生成模块时钟模块时钟生成时钟信号时钟源功耗供电跟踪配合保证

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一种LED模块的信号接口电路及LED显示装置

一种LED模块的信号接口电路及LED显示装置

引用

作者：魏洵佳 518000 广东省深圳市南山区深南大道9008号

本发明公开了一种LED模块的信号接口电路，旨在提供一种接线少、成本低的LED模块的信号接口电路，其包括输入插座、LVDS接口芯片、晶振、输出插座、LED点阵和与所述LED点阵连接的行驱动电路和列驱动电路，所述LVDS接口芯片具有：差分数... 详细信息

标准号: CN102760402B

本发明公开了一种LED模块的信号接口电路，旨在提供一种接线少、成本低的LED模块的信号接口电路，其包括输入插座、LVDS接口芯片、晶振、输出插座、LED点阵和与所述LED点阵连接的行驱动电路和列驱动电路，所述LVDS接口芯片具有：差分数据输入端；差分数据输出端；差分时钟输入端；差分时钟输出端；本地时钟输入端；与列驱动电路分别相连且用于输出RGB数据的RGB输出端；LED扫描控制信号输出端；行扫描控制信号输出端；并化器；时钟生成模块；RGB数据截取和控制信号生成模块；串化器。本发明还公开了一种具有上述LED模块的信号接口电路的LED显示装置。本发明适用于各种LED显示屏。

关键词：输出端信号接口电路列驱动电路差分时钟差分数据输入端控制信号生成模块行扫描控制信号扫描控制信号时钟生成模块时钟输入端行驱动电路输出插座输入插座串化器截取化器接线晶振输出

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一种基于环形放大器差分输出的模拟触发异步时序电路

一种基于环形放大器差分输出的模拟触发异步时序电路

引用

作者：陈功汤职源黄红杨文钊张杰石跃凌味未董倩宇 610225 四川省成都市西南航空港经济开发区学府路1段24号

本发明公开了一种基于环形放大器差分输出的模拟触发异步时序电路，涉及集成电路领域，包括：时钟生成模块、并行采样模块、数据多路复用模块；并行采样模块包括多路流水线结构ADC；每路流水线结构ADC包括时钟产生电路、流水线转换结构... 详细信息

标准号: CN116015304B

本发明公开了一种基于环形放大器差分输出的模拟触发异步时序电路，涉及集成电路领域，包括：时钟生成模块、并行采样模块、数据多路复用模块；并行采样模块包括多路流水线结构ADC；每路流水线结构ADC包括时钟产生电路、流水线转换结构、延迟对准寄存器阵列和数字校正电路；每级流水线转换结构包括MDAC和子ADC；MDAC包括采样保持电路、子DAC和级间增益电路，级间增益电路用于产生触发信号，使用组合逻辑控制流水线结构ADC。本发明采用环形放大器产生模拟触发时序信号，解决了在单通道内部建立高速时钟的设计难题，实现具有高度集成化的高速高精度ADC。

关键词：流水线结构环形放大器并行采样增益电路转换结构触发流水线采样保持电路集成电路领域时钟产生电路时钟生成模块数据多路复用数字校正电路异步时序电路寄存器阵列高精度ADC 触发信号高度集成高速时钟时序信号组合逻辑单通道子DAC 多路延迟对准输出

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串并转换对齐电路及方法

串并转换对齐电路及方法

引用

作者：周航吴召雷范方平王永辉 610041 四川省成都市中国(四川)自由贸易试验区成都高新区益州大道中段1800号1栋7层704号

本申请公开一种串并转换对齐电路及方法，包括：串并转换模块，其用于响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N位，N为正整数；逻辑判断模块，其用... 详细信息

标准号: CN113364468A

本申请公开一种串并转换对齐电路及方法，包括：串并转换模块，其用于响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N位，N为正整数；逻辑判断模块，其用于当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；时钟生成模块，其用于收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。它能减小功耗和版图资源。

关键词：对齐并行数据时钟信号指示信号码型串并转换模块串行数据接收串行数据转换逻辑判断模块时钟生成模块串并转换特征码型正整数响应转换分频功耗减小电路申请

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时钟同步电路、时钟同步方法及电子设备

时钟同步电路、时钟同步方法及电子设备

引用

作者：陈新剑何非姚伟荣 518000 广东省深圳市南山区粤海街道高新区社区高新南一道015号国微研发大楼401

本申请属于集成电路技术领域，公开了一种时钟同步电路、时钟同步方法及电子设备。本申请提供的时钟同步电路，包括：第一时钟生成模块，用于接收第一输入信号和锁相环时钟，生成第一控制信号并根据所述第一控制信号调整所述锁相环时钟... 详细信息

标准号: CN115378567B

本申请属于集成电路技术领域，公开了一种时钟同步电路、时钟同步方法及电子设备。本申请提供的时钟同步电路，包括：第一时钟生成模块，用于接收第一输入信号和锁相环时钟，生成第一控制信号并根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟；第二时钟生成模块，耦接至所述第一时钟生成模块，用于接收所述锁相环时钟和所述第一时钟生成模块输出的第一控制信号，并去除所述第一控制信号的高频噪声以生成第二控制信号，所述第二控制信号用于调整所述锁相环时钟的相位，生成第二时钟。相比于传统技术方案，本申请实施例提供的时钟同步电路所占用的资源更少，并且实现第一时钟和第二时钟频率同步的实现原理更简单。

关键词：第一控制信号时钟生成模块锁相环时钟同步电路第二控制信号申请集成电路技术电子设备高频噪声时钟频率时钟同步同步的耦接去除占用输出

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