检索结果-内蒙古大学图书馆

周口师范学院学报 2022年第5期39卷 45-47页

作者：孟广达霍瑞云王润华屈宝珊郑州大学物理系河南郑州450052 河南财政金融学院河南郑州451464 东南大学附中江苏南京210018

公式τ=(t^(2)-x^(2)/c^(2))^(1/2),取代公式dτ=(1-v^(2)/c^(2))^(1/2)d t,被认为对任意运动的时钟都是有效的。由此得到时钟速率的另一公式。根据此公式,得出了时钟佯谬的另一结论:τB=τA,而不是τB<τA。概略地建议了一种可能判... 详细信息

公式τ=(t^(2)-x^(2)/c^(2))^(1/2),取代公式dτ=(1-v^(2)/c^(2))^(1/2)d t,被认为对任意运动的时钟都是有效的。由此得到时钟速率的另一公式。根据此公式,得出了时钟佯谬的另一结论:τB=τA,而不是τB<τA。概略地建议了一种可能判定此结论的方法。

关键词：时钟佯谬时钟速率相对论狭义相对论

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通过时钟信号速率调整的信号流控制

通过时钟信号速率调整的信号流控制

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作者： G·W·巴克勒尔 D·W·孟德尔美国加利福尼亚

本发明提供控制电路和可调整时钟信号发生电路来控制电子器件和电子器件系统的信号发送速率。该控制电路可以接收状态信号，所述状态信号指示信号发送和接收电路的当前时钟速率以及信号接收电路的当前处理能力。然后该控制电路生成控制... 详细信息

标准号: CN103713591A

本发明提供控制电路和可调整时钟信号发生电路来控制电子器件和电子器件系统的信号发送速率。该控制电路可以接收状态信号，所述状态信号指示信号发送和接收电路的当前时钟速率以及信号接收电路的当前处理能力。然后该控制电路生成控制该可调整时钟信号发生电路的控制信号。该可调整时钟信号发生电路可被用来调整为信号发送和接收电路所生成的时钟信号的速率，其能够增加或减少这些电路之间的信号发送速率。

关键词：时钟信号控制电路电路信号发送速率接收电路信号发送控制电子器件信号接收电路状态信号指示电子器件接收状态控制信号时钟速率

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高时钟速率下的连续读取突发支持

高时钟速率下的连续读取突发支持

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作者： C·A·兹特劳美国加利福尼亚州

本发明揭露一种高时钟速率下的连续读取突发支持，其中，一种存储器装置包括存储器阵列、输出缓冲区、初始延迟寄存器以及输出信号。通常，与该存储器装置接口的主机装置采用高时钟速率，致使该存储器装置的数据提取速率不足以支持无缝... 详细信息

标准号: CN103226525A

本发明揭露一种高时钟速率下的连续读取突发支持，其中，一种存储器装置包括存储器阵列、输出缓冲区、初始延迟寄存器以及输出信号。通常，与该存储器装置接口的主机装置采用高时钟速率，致使该存储器装置的数据提取速率不足以支持无缝数据传输。该输出信号用以在自该存储器阵列的数据提取速率不足以支持该输出缓冲区的输出速率时暂停该存储器装置与该主机装置之间的传输。

关键词：存储器装置存储器阵列缓冲区时钟速率输出信号数据提取主机装置延迟寄存器输出速率数据传输暂停

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基于CPU/GPU异构并行计算优化的3D实时渲染

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中国传媒科技 2016年第2期 118-121页

作者：张大勇陈绍瑜新奥特(北京)视频技术有限公司

1.引言随着半导体工艺、功耗、大规模集成电路技术的不断进步,单个芯片上集成了越来越多的晶体管（可达10亿）,但受到CMOS制造工艺特征的限制,单个芯片的主频已无过大的提升空间（仅有少数芯片可达5GHz以上的时钟速率）。换句话说,除非... 详细信息

1.引言随着半导体工艺、功耗、大规模集成电路技术的不断进步,单个芯片上集成了越来越多的晶体管（可达10亿）,但受到CMOS制造工艺特征的限制,单个芯片的主频已无过大的提升空间（仅有少数芯片可达5GHz以上的时钟速率）。换句话说,除非芯片制造工艺有所突破,否则单个芯片的主频不会再有提高。随着晶体管集成工艺进入瓶颈,多核、众核并行计算逐渐成为计算性能提升的主要途径;

关键词：并行计算 CPU/GPU 半导体工艺实时渲染纹理贴图异构系统时钟速率流处理器反锯齿多分辨率

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并行间断数据流转换为串行连续数据流输出的方法

并行间断数据流转换为串行连续数据流输出的方法

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作者：张波方科张晓波 610036 四川省成都市金牛区茶店子东街48号

本发明提出的一种并行间断数据流转换为串行连续数据流输出的方法，旨在提供一种把速率可变的并行间断数据流转换成速率可变的连续串行数据流的方法。本发明通过下述技术方案予以实现：在高速数传接收机中，解调及译码模块处理完成后的... 详细信息

标准号: CN105490767A

本发明提出的一种并行间断数据流转换为串行连续数据流输出的方法，旨在提供一种把速率可变的并行间断数据流转换成速率可变的连续串行数据流的方法。本发明通过下述技术方案予以实现：在高速数传接收机中，解调及译码模块处理完成后的并行间断数据流、使能信号和时钟一起送给时钟速率转换模块完成数据速率的转换，速率转换后的数据、使能信号和时钟一起送给速率估计模块和FIFO模块，速率估计模块对接收数据的平均速率进行估计，估计结果送给读取时钟产生模块产生与输入速率相当的读取时钟对FIFO模块中存储的数据进行读取，与读取时钟一起送给并串转换模块。并串转换模块把接收到的并行连续数据流和读取时钟一起转换为串行连续数据流和串行时钟输出。

关键词：读取时钟连续数据流并行送给并串转换模块使能信号速率估计速率可变间断一种高速数传接收机读取串行数据流数据流转换数据流产生模块处理完成串行时钟估计结果接收数据平均速率时钟速率输入速率数据流转数据速率速率转换译码模块转换模块输出模块对转换解调存储接收进行产生完成

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正交混频器装置

正交混频器装置

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作者：拉尔斯·松德斯特伦斯塔凡·艾科吉姆·斯文森瑞典斯德哥尔摩

公开了一种正交混频器装置，其适于将输入信号转变一转变频率。该混频器装置以时钟速率操作，该时钟速率等于转变频率乘以过采样率，其中过采样率不是4的倍数。该混频器装置包括序列发生器、至少一对混频器、以及一个或多个校正网络。... 详细信息

标准号: CN105580268A

公开了一种正交混频器装置，其适于将输入信号转变一转变频率。该混频器装置以时钟速率操作，该时钟速率等于转变频率乘以过采样率，其中过采样率不是4的倍数。该混频器装置包括序列发生器、至少一对混频器、以及一个或多个校正网络。序列发生器基于过采样率生成同相混频器转变序列和正交相位混频器转变序列。同相混频器转变序列是以时钟速率采样的转变频率正弦函数的时间离散表示，并且正交相位混频器转变序列是以时钟速率采样的相移了π/2加相位偏差的转变频率正弦函数的时间离散表示，其中相位偏差是过采样率的函数。每对混频器包括同相混频器和正交相位混频器，每个混频器适于基于相应的转变频率来转变相应的输入信号。一个或多个校正网络适于基于过采样率和相位偏差，通过对同相混频器输入信号、正交相位混频器输入信号、同相混频器输出信号以及正交相位混频器输出信号中的至少一个进行调节来补偿相位偏差。

关键词：混频器同相混频器过采样率正交相位时钟速率转变序列相位偏差转变混频器装置序列发生器时间离散输入信号校正网络正弦函数采样输入信号转变混频器输出混频器输入正交混频器补偿相位输出信号乘以相移一种生成一对操作公开进行

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用于在以太网链路上发送时钟速率的方法和系统及其装置

用于在以太网链路上发送时钟速率的方法和系统及其装置

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作者：伊夫·莫兰法布雷斯·德利特奥利维尔·勒·冒特劳伦特·波默罗法国巴黎

本发明涉及一种用于在网络链路上发送时钟速率的方法，速率定时信号(DR)，包括至少在该网络的输入点(I)同步(A)该速率定时信号和基准外部时钟速率(ESR)用于产生在网络上传播的同步的速率定时信号(SDR)，还包括在网络的输出点(O)从同步... 详细信息

标准号: CN101194448B

本发明涉及一种用于在网络链路上发送时钟速率的方法，速率定时信号(DR)，包括至少在该网络的输入点(I)同步(A)该速率定时信号和基准外部时钟速率(ESR)用于产生在网络上传播的同步的速率定时信号(SDR)，还包括在网络的输出点(O)从同步的速率定时信号(SDR)提取基准外部时钟速率(ESR)用于使用。本发明用于传播速率定时信号的比如快速以太网和吉比特以太网或更高速度的以太网的网络。

关键词：定时信号外部时钟速率网络以太网快速以太网传播速率时钟速率输入点传播

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理解HyperFlex架构如何支持实现下一代高性能系统

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今日电子 2015年第10期 43-47,50页

作者： Mike Hutton Altera公司

下一代高性能系统对带宽的需求越来越大。为满足这一需求,促使设计人员使用各种方法来优化其设计,提高时钟频率。虽然传统的FPGA内核体系结构支持这些优化,但是,所能够提高的频率有限。与传统的方法不同,Stratix10 FPGA和So C使用Hyper ... 详细信息

下一代高性能系统对带宽的需求越来越大。为满足这一需求,促使设计人员使用各种方法来优化其设计,提高时钟频率。虽然传统的FPGA内核体系结构支持这些优化,但是,所能够提高的频率有限。与传统的方法不同,Stratix10 FPGA和So C使用Hyper Flex新体系结构,内核时钟频率可达到前一代高性能FPGA的两倍。

关键词：性能系统 HyperFlex 体系结构流水线处理 Stratix 时钟频率结构支持时钟速率软件管理功能模块

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探究FPGA的峰值浮点运算性能

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今日电子 2015年第2期 44-45页

作者： Michael Parker Altera公司

由于DSP、GPU和FPGA具有性能和功效优势,一般用作CPU的加速器。考虑到计算体系结构的多样性,设计人员需要一种统一的方法来对比性能和功效。通用的方法是测量每秒浮点运算次数（FLOP）,按照IEEE 754标准,FLOP被定义为单精度（32位）或... 详细信息

由于DSP、GPU和FPGA具有性能和功效优势,一般用作CPU的加速器。考虑到计算体系结构的多样性,设计人员需要一种统一的方法来对比性能和功效。通用的方法是测量每秒浮点运算次数（FLOP）,按照IEEE 754标准,FLOP被定义为单精度（32位）或者双精度（64位）加法或者乘法。所有常用函数和运算功能如快速傅里叶变换（FFT）和矩阵运算等都需要加法器和乘法器,所有这些体系结构中加法器和乘法器之比一般都是1：1。

关键词：浮点运算双精度运算功能计算体系对比性体系结构逻辑资源快速傅里叶变换流处理器时钟速率

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用于在实时示波器上确定相关波形的方法

用于在实时示波器上确定相关波形的方法

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作者： M.L.京瑟美国俄勒冈州

本发明涉及用于在实时示波器上确定相关波形的方法。一种用于确定相关波形的方法，包括：获取具有重复模式的通用化波形记录；为通用化波形记录确定可能校正的恢复时钟信号；选择是时钟速率N倍高的新采样率，其中N为大于1的整数；重新... 详细信息

标准号: CN105277802A

本发明涉及用于在实时示波器上确定相关波形的方法。一种用于确定相关波形的方法，包括：获取具有重复模式的通用化波形记录；为通用化波形记录确定可能校正的恢复时钟信号；选择是时钟速率N倍高的新采样率，其中N为大于1的整数；重新采样通用化波形，使得新采样精确地落在限定每个单位间隔的恢复时钟信号的两个时钟瞬间上，并且落在每个单位间隔的两个时钟瞬间之间均等间隔的N-1个附加瞬间上，以创建重新采样的波形；以及通过将来自具有相同偏移的重新采样的波形的所有采样取平均值成按单位间隔或其部分的模式重复，来形成相关波形。

关键词：通用化单位间隔相关波形重新采样恢复时钟信号波形记录采样两个实时示波器均等间隔模式重复取平均值时钟速率重复模式确定采样率偏移一种校正限定精确附加大于获取相同创建涉及选择

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