检索结果-内蒙古大学图书馆

作者：李鑫东南大学

学位级别：博士

时间交织模数转换器（Time-interleaved Analog to Digital Converters,TIADC）是高速数据中心、毫米波脉冲雷达以及移动通信基站等通信系统向高频化、数字化发展的关键组成部分,对各类电子通信系统的发展起着至关重要的推动作用。由于... 详细信息

时间交织模数转换器（Time-interleaved Analog to Digital Converters,TIADC）是高速数据中心、毫米波脉冲雷达以及移动通信基站等通信系统向高频化、数字化发展的关键组成部分,对各类电子通信系统的发展起着至关重要的推动作用。由于版图设计和芯片制造工艺偏差等影响,导致各个子ADC通道之间呈现出不同的参数,由此所形成的通道间参数失配问题将严重限制TIADC的无杂散动态范围（Spurious-free-dynamic-range,SFDR）和信号噪声失真比（Signal-to-noise-distortion-ratio,SNDR）等核心性能指标。本论文针对TIADC的通道间失配问题,重点研究消除失配误差的数字前台校准和后台校准技术,实现显著改善性能的目的。论文的主要工作和创新点:（一）研究了TIADC通道间采样时刻失配的前台校准技术,提出了一种基于单路数字混频的前台校准算法,利用本地数字正弦与输入正弦信号的混频调制作用估计出采样时刻失配参数并通过数字滤波技术进行误差校正。该算法有效解决前台校准算法中的相位模糊问题,且不受通道间失调失配的干扰。对于一个12位四通道TIADC模型,寄存器传输级（Register transfer level,RTL）仿真结果表明,校准后采样时刻失配误差谱线的幅值均被抑制到-80d B以下,SNDR和SFDR分别达到71.6d B和80.8d BFS。（二）研究了TIADC通道间采样时刻失配的后台校准技术,提出了三种后台校准算法并进行了交叉比较:1)一种基于互相关函数自提取的后台校准算法,该算法能够适用于任意通道数的TIADC设计场景,不需要任何模拟辅助通道的参与以及互相关函数的一阶导数求解过程。对于一个12位四通道TIADC模型,行为级仿真结果表明,校准后SNDR和SFDR分别达到74.0d B和96.3d BFS;2)一种基于数字过零域均衡的后台校准算法,相较于同类校准算法,不需要额外设计抗PVT和模拟辅助电路中的比较器失调校准电路。对于一个10位四通道TIADC模型,行为级仿真结果表明,校准后SNDR和SFDR分别达到60.8d B和74.1d BFS;3)一种基于两级差值运算的后台校准算法,通过对相邻通道子ADC的输出进行两级差值以及矩阵运算,求解出各通道采样时刻失配参数并通过数字滤波技术实现误差校正。该算法不需要设置导数滤波器进行误差估计,且所有通道可以实现同时校准,突破了现有算法中不同通道之间有校准先后次序的要求。对于一个12位四通道TIADC模型,行为级仿真结果表明,校准后SNDR和SFDR分别达到74.0d B和100.7d BFS。论文对以上三种校准算法进行了交叉比较,结果表明基于两级差值运算的后台校准算法拥有最快的收敛速度,最佳的校准效果以及相对较低的设计复杂度。因此对其进行了RTL设计与仿真,结果表明,对于一个12位四通道TIADC模型,校准后采样时刻失配误差谱线的幅值均被抑制到-80d B以下,SNDR和SFDR分别达到71.7d B和80.8d BFS,失配参数达到收敛时所需的采样点数仅为4000点。（三）研究了TIADC中通道间失调、增益和采样时刻失配的综合校准技术,提出了一种基于同频数字正交本振的前台综合校准算法,相较于现有算法,避免了模拟辅助电路的设置,且不需要引入大量的矩阵和傅里叶反变换运算。通过相位差消除技术和反正切函数的近似计算,实现了较好校准性能并节省了设计资源。RTL仿真结果表明,对于一个12位四通道TIADC模型,校准后采样时刻失配误差谱线的幅值均被抑制到-82d B以下,SNDR和SFDR分别达到72.6d B和83.7d BFS。论文对基于单路数字混频的采样时刻失配前台校准算法、基于两级差值运算的采样时刻失配后台校准算法和基于同频数字正交本振的综合校准算法进行了RTL设计与FPGA实现,并结合基于12位3.6Gsps的TIADC评估板搭建测试系统进行了硬件测试分析。测试结果表明,对于基于单路数字混频的采样时刻失配前台校准算法,在498MHz正弦输入频率下,校准前后SNDR和SFDR分别提升7.8 d B和20.4 d B;对于基于两级差值运算的采样时刻失配后台校准算法,在498MHz和1448MHz正弦输入频率下,校准前后SNDR分别提升8.8 d B和15.6 d B,SFDR分别提升20.3 d B和25.7 d B;对于基于同频数字正交本振的综合校准算法,在498MHz和1448MHz正弦输入频率下,校准前后SNDR分别提升27.4 d B和24.5 d B,SFDR分别提升35.7 d B和30.7 d B。同时,以上所有提出的校准算法在校准后均能够将误差杂散的幅值抑制到-76d B以下。最后,在TSMC 4

关键词：时间交织模数转换器通道间失配校准算法信号相关性差值检测数字正交

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一种全数字前馈式时间交织模数转换器时间误差后台校准算法

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电子与信息学报 2020年第2期42卷 410-417页

作者：邓红辉闫辉肖瑞陈红梅合肥工业大学微电子设计研究所合肥230601 教育部IC设计网上合作研究中心合肥230601

该文设计实现了一种全数字前馈式时间交织模数转换器(TIADC)时间误差校准算法,其中采样时间误差提取采用改进的时间误差函数求导模块的前馈式提取方法,可以提高在输入信号频率较高时误差提取的准确度;同时,为了降低误差提取单元的复杂性... 详细信息

该文设计实现了一种全数字前馈式时间交织模数转换器(TIADC)时间误差校准算法,其中采样时间误差提取采用改进的时间误差函数求导模块的前馈式提取方法,可以提高在输入信号频率较高时误差提取的准确度;同时,为了降低误差提取单元的复杂性,采用了以减法实现的时间误差函数;最后,采用基于1阶泰勒补偿完成时间误差的实时校正。仿真验证表明,应用于4通道14位TIADC系统,当输入信号为多频信号时,系统动态性能无杂散动态范围(SFDR)从48.6 dB提高到80.7 dB。与传统基于前馈校准结构对比,可以将有效校准输入信号带宽从0.19提高到0.39,提高了校准算法的应用范围。

关键词：时间交织模数转换器时间误差数字校准前馈式时间误差函数

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基于记忆多项式的时间交织模数转换器自适应非线性失配校正方法

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电子与信息学报 2021年第12期43卷 3718-3726页

作者：刘素娟张仲侯北京工业大学微电子学院北京100124

为了提高时间交织模数转换器(TIADC)的有效分辨率,需要对其通道之间的线性/非线性失配误差进行估计和补偿。该文针对M通道TIADC的带有记忆效应的非线性失配误差提出了一种自适应盲校正算法。通过子通道重构结构(SCR)重构非线性误差信号... 详细信息

为了提高时间交织模数转换器(TIADC)的有效分辨率,需要对其通道之间的线性/非线性失配误差进行估计和补偿。该文针对M通道TIADC的带有记忆效应的非线性失配误差提出了一种自适应盲校正算法。通过子通道重构结构(SCR)重构非线性误差信号,并通过滤波降采样最小均方(FDLMS)算法估计非线性失配误差系数。实验仿真结果表明,该方法可以有效校正带有记忆效应的非线性失配误差,并且可以大大降低实现难度和硬件资源消耗。

关键词：时间交织模数转换器非线性失配误差子通道重构结构自适应盲校正

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时间交织模数转换器的后台误差校正方法研究

时间交织模数转换器的后台误差校正方法研究

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作者：张逸文复旦大学

学位级别：硕士

高性能数模混合集成电路是新一代超宽带无线通信系统的关键技术。其中,模数转换器(ADC)更是通信物理层必不可少的核心器件。其带宽、速度、精度、成本、功耗和可靠性在某种程度上决定了无线基站和终端的性能和功能。当某种结构的单个AD... 详细信息

高性能数模混合集成电路是新一代超宽带无线通信系统的关键技术。其中,模数转换器(ADC)更是通信物理层必不可少的核心器件。其带宽、速度、精度、成本、功耗和可靠性在某种程度上决定了无线基站和终端的性能和功能。当某种结构的单个ADC已经达到已有设计条件与工艺条件极限的情况下,要突破转换速率的制约,并行化是一个有效的、甚至是唯一的方法。时间交织(Time-Interleaved) ADC采用多个并行的通道ADC (Sub-ADC)对输入进行交替采样,在保持高精度的同时,成倍地提高ADC的整体采样率。但是,实际情况中,时间交织ADC的各通道间存在非理想因素,如失调失配、转换增益误差、采样时间误差,它们大大降低了时间交织ADC的转换精度,因此必须加以校正。本论文提出了一种基于相关性的数字后台采样时间误差校正方法。它可应用于大部分场合,放宽了对输入信号的条件限制,适用于通信系统中常见的广义平稳信号,并可应用于任意通道数时间交织ADC系统。此外,本校正方法的电路还具有结构简单、硬件代价小、功耗低的特点。基于一款14-bit,200-MSps的双通道时间交织ADC芯片原型以及Xilinx公司的Virtex4开发板对本论文提出的数字后台校正算法进行了性能测试。测试结果表明,该校正方法完全消除了采样时间误差对ADC总体性能的制约。相对校正前,无杂散动态范围(SFDR)提高约30dB,信号噪声畸变比(SNDR)提高约15dB,有效位数(ENOB)提高约2-3bit。

关键词：采样时间误差时间交织模数转换器校正

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一种应用于时间交织模数转换器的低抖动延迟锁定环

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复旦学报（自然科学版） 2014年第3期53卷 380-386页

作者：汪雨雯叶凡任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环，实现了12相时钟输出和6倍频输出功能．论文提出了一种基于信号通路切换的鉴频鉴相器，有效减小了工艺、电压、温度等对延迟锁定环性能的影响，优化了环路的抖动性能．延迟锁定... 详细信息

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环，实现了12相时钟输出和6倍频输出功能．论文提出了一种基于信号通路切换的鉴频鉴相器，有效减小了工艺、电压、温度等对延迟锁定环性能的影响，优化了环路的抖动性能．延迟锁定环采用65nmCMOS工艺设计，芯片面积90μm×110μm，版图仿真验证其工作频率范围40～110MHz，电路整体功耗1．6mW，锁定时间小于1．2μs，均方根抖动为8．1μs，可满足模数转换器对时钟的要求．论文所采用的切换型鉴频鉴相器，相比于传统的鉴频鉴相器，其输出时钟的均方根抖动减小了19．3ps．

关键词：时间交织模数转换器延迟锁定环鉴频鉴相器多相位时钟

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高速时间交织模数转换器数字校准技术研究

高速时间交织模数转换器数字校准技术研究

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作者：陈红梅中国科学技术大学

学位级别：博士

模数转换器(Analog-to-Digital converter,ADC)作为连接模拟世界与数字世界的纽带,在现代通信、图像采集、医疗电子等众多领域中起到非常关键的作用。伴随着CMOS工艺的快速演进,器件最小尺寸按比例缩小,带来工作速度的提升和面积的减小... 详细信息

模数转换器(Analog-to-Digital converter,ADC)作为连接模拟世界与数字世界的纽带,在现代通信、图像采集、医疗电子等众多领域中起到非常关键的作用。伴随着CMOS工艺的快速演进,器件最小尺寸按比例缩小,带来工作速度的提升和面积的减小,但电源电压的降低和晶体管本征增益的下降导致模拟电路的非理想型效应更加明显,模数转换器的速度与精度性能己趋于现有条件下的物理极限。时间交织ADC(Time-interleaved ADC,TIADC)以多片低速高精度ADC交替采样来实现高速采样,是一种有效的实现高速高精度的方式,目前超高速ADC几乎都采用这种架构。然而由于制造工艺上的偏差,时间交织ADC的通道间存在各种各样的失配效应严重地降低了其动态性能,这其中主要包括失调失配误差、增益失配误差和采样时间失配误差。利用模拟电路中对各子通道进行严格的匹配设计收到的效果甚微,而利用数字电路低功耗、高可靠、灵活度好等优势,通过数字校准来实现误差的消除已然成为当前高速TIADC设计的主流技术。本论文研究高速时间交织ADC的后台盲自适应全数字校准技术。首先通过对高速时间交织ADC进行系统级建模,从理论层面分析和验证了各种失配误差对时间交织ADC的影响;然后在调研和分析国内外校准技术的优缺点基础上,提出了两种校准数字校准技术,并从行为级对算法进行了验证;接着搭建相应的电路级验证平台,实验结果进一步证明了本校准算法的有效性和优越性,最后完成了部分校准算法的ASIC设计。具体研究工作如下:第一,提出了一种基于统计的自适应校准算法。基于统计的自适应数字校准算法其基本思想是利用各通道对同一输入信号进行采样,因此各通道输出信号的平均能量一致,能量的偏差则直接体现了系统的误差。对于失调失配误差和增益失配误差,提出基于自有通道的LMS迭代的自适应校准算法,并引入指数平均器提高收敛精度;对于采样时间失配误差,利用信号的平均能量特性以及信号的自相关特性来实现误差的估计,再利用改进Farrow结构分数延时滤波对误差进行校准。整个校准算法均在数字域实现,实现TIADC转换后信号的处理。校准算法结构简单,硬件实现比较容易,理论上对通道数没有严格的限制,可以扩展到任意通道数。第二,提出了一种基于信号调制的自适应校准算法。通过分析和确定误差频点的位置,利用信号调制来构建和杂散频点有着相同频谱的信号,基于相关运算实现误差估计,最后通过相减消除误差的影响,可同时实现增益失配误差和采样时间失配误差的校准。进一步提出利用指数平均器进行收敛曲线的平滑的方法,有效提高了校准精度和收敛速度。所提出的结构和校准技术对于奈奎斯特频带之内的输入信号(个别特殊频率点除外)均能有效校准。与已有算法相比,本校准算法在校准效果和硬件资源的开销上均有较大的优势。第三,基于SMIC 0.13μm工艺设计实现了一款12位、100MS/s流水线ADC,并将它作为子通道ADC搭建了四通道12位400MS/s时间交织ADC电路平台,该平台的输出作为激励信号输入到校准算法,完成了校准算法的FPGA验证。对于基于统计的全数字自适应校准方案,电路级验证结果表明,在三种失配误差大小分别为os=[0 0.05-0.05 0.1]、△g=[0 0.053-0.971 0.042]、△t=[0 1%2%-1%]Ts的条件下,输入信号为差分摆幅0.9Vpp(0.9FSR)频率为164.6 MHz的正弦信号,经过校准后时间交织ADC的SNDR和SFDR分别提高了48 dB和60.2 dB,分别达到71.2 dB和84.6 dB,有效位数ENOB为11.5 bits;对于基于信号调制的全数字自适应校准方案,在相同增益和采样时间失配误差条件下,电路级验证结果表明,校准前,SNDR和SFDR分别只有30.9 dB和33.8 dB,经过数字后台校准后,SNDR和SFDR分别提高了40.5 dB和54.7dB,达到71.4 dB和88.5 dB,校准后ADC的有效位数ENOB为11.52 bits。最后,基于SMIC 0.13μm工艺库,完成了基于LMS迭代的自有通道失调和增益失配联合校准算法的ASIC设计,后仿真结果表明所提出的数字校准技术能够有效抑制时间交织ADC通道失配误差所带来的杂散影响,提高TIADC的动态性能。

关键词：时间交织模数转换器通道失配自适应后台校准全数字低复杂度

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多通道时间交织模数转换器的数字后台校准算法研究

多通道时间交织模数转换器的数字后台校准算法研究

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作者：朱晓石复旦大学

学位级别：硕士

近年来,数字信号处理技术得到了越来越广泛的应用,尤其是在宽带无线通信、生物医学以及计算机和仪表控制等领域。而作为数字信号处理的关键技术,高性能模数转换器(ADC)的战略意义也日益突出。经过学术界和工业界众多科研人员的长期研究... 详细信息

近年来,数字信号处理技术得到了越来越广泛的应用,尤其是在宽带无线通信、生物医学以及计算机和仪表控制等领域。而作为数字信号处理的关键技术,高性能模数转换器(ADC)的战略意义也日益突出。经过学术界和工业界众多科研人员的长期研究,各种结构的ADC也都逐渐成熟,在决定ADC性能的速度和精度两方面都不断逼近现有工艺条件下的极限。然而,受限于当前的设计和工艺条件,采用特定结构的单个ADC性能已接近极限。在这种情况下,要突破转换速率的制约,实现ADC性能的大幅度提升,采用并行结构是目前有效、且可能是唯一有效的方法。时间交织(Time-Interleaved) ADC结构就是在这种情况下应运而生。时间交织ADC采用多个并行的子通道ADC (Sub-ADC)对输入信号进行交替采样,可以在保持高精度的同时,成倍地、大幅度地提高ADC的整体采样率。但在实际情况中,由于时间交织ADC的各子通道间存在一些非理想因素,如失调失配、转换增益误差和采样时间误差等,导致时间交织ADC的转换精度被大大降低,并不能满足我们采用时间交织结构的设计初衷,因此必须想办法加以校准。本论文针对上述问题,提出了一种基于相关性的新型数字后台采样时间误差校准方法,并针对该算法提出一种新的专门应用于该系统中的采样开关,完成其关键部分的设计。相较于传统的校准方法,本论文的校准方法极大地放宽了对输入信号的限制,适用于通信系统中常见的广义平稳信号,可应用于绝大部分场合,且具有扩展能力更强,可应用于任意通道数的时间交织ADC系统等优点。此外,本论文的校准方法还具有电路结构简单、硬件代价小和功耗低等诸多优点。本论文的校准算法验证和性能测试基于一款14-bit 200-MSps的双通道时间交织ADC芯片以及Xilinx公司的Virtex-4开发板。测试结果表明该校准方法可以完全消除采样时间误差对时间交织ADC整体性能的制约。从测试结果来看,相比于校准之前：无杂散动态范围(SFDR)提高了约30dB,信号噪声畸变比(SNDR)提高了约15dB,有效位数(ENOB)提高了2～3bit。

关键词：采样时间误差时间交织模数转换器数字后台校准采样开关

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高速时间交织模数转换器前端电路设计

高速时间交织模数转换器前端电路设计

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作者：江玉杰电子科技大学

学位级别：硕士

随着生产生活中对高速模数转换器的需求越来越多,时间交织模数转换器成为了高速模数转换器中的主流。而高速时间交织模数转换器的速度和精度受限于前端采样保持电路,因此,研究高速高线性度的前端采样保持电路具有重要意义。本文充分调... 详细信息

随着生产生活中对高速模数转换器的需求越来越多,时间交织模数转换器成为了高速模数转换器中的主流。而高速时间交织模数转换器的速度和精度受限于前端采样保持电路,因此,研究高速高线性度的前端采样保持电路具有重要意义。本文充分调研了国内外高速时间交织模数转换器以及高速采样保持电路的研究现状,充分考虑采样保持电路的结构特点和非理想效应,在28nm CMOS工艺下设计完成了一种适用于12位10GS/s时间交织模数转换器的前端采样保持电路。本设计采用了层次化采样架构消除次采样保持电路时钟偏差的影响。该架构中主要包括输入缓冲器、采样保持网络、输出缓冲器和时钟产生电路。输入缓冲器和输出缓冲器采用翻转式交流耦合结构的源跟随器,并且在输入MOS管上层叠两层源跟随器,极大的提升了高频下的线性度。通过优化自举MOS管的衬底连接方式以及加快自举环路的建立速度极大的抑制了采样保持电路中的栅压自举开关的非线性。时钟产生电路中设计了修调模块来修正主采样保持电路之间的时钟偏差。完成前仿真后,充分考虑了版图中的非理想因素以及高速模拟电路版图设计要求完成了本设计的版图绘制,并对版图进行了后仿真。根据后仿结果显示,本文设计的采样保持电路功耗为650m W,采样率为5GS/s的单通道主采样保持电路在不同输入信号频率下和不同工艺角下(tt、ff、ss),SFDR均在74.39dB以上。采样率为10GS/s的双通道主采样保持交织电路在不同输入频率和不同工艺角下(tt、ff、ss),SFDR均在73.24dB以上。

关键词：高速时间交织模数转换器采样保持电路层次化采样架构

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应用于时间交织模数转换器的延迟锁定环时钟发生器研究与设计

应用于时间交织模数转换器的延迟锁定环时钟发生器研究与设计

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作者：汪雨雯复旦大学

学位级别：硕士

近几十年来,数字技术得到了飞速发展,数字电路的功能越来越丰富,同时速度也越来越快。在这样一个数字化信息时代,模数转换器作为模拟信号与数字信号间的桥梁,也面临着高速高精度的挑战。为了在高速应用场合中提高时间交织模数转换器的... 详细信息

近几十年来,数字技术得到了飞速发展,数字电路的功能越来越丰富,同时速度也越来越快。在这样一个数字化信息时代,模数转换器作为模拟信号与数字信号间的桥梁,也面临着高速高精度的挑战。为了在高速应用场合中提高时间交织模数转换器的整体转换精度,提高采样时钟精度是一种有效的手段。作为时钟发生器的主流结构,延迟锁定环时钟发生器在时钟电路中有着广泛的应用。本文对延迟锁定环时钟发生器的基本原理和实现方案展开了深入的研究。文章首先阐述了时钟发生器在时间交织模数转换器中所处的位置,根据模数转换器的应用要求推导了时钟发生器的性能指标,然后详细分析了延迟锁定环时钟发生器的噪声特性以及静态相位误差特性。在后续的章节中,对延迟锁定环路中包含的模块电路进行对比,分析和总结了现有的实现和改进方案。从延迟锁定环中的静态相位误差问题出发,文章提出了一种新的针对性优化方案,并在TSMC 65nm混合信号CMOS工艺下,以这一方案为基础设计和实现了一个可用于12通道6-bit600-MS/s时间交织ADC中的延迟锁定环时钟发生器。文章详细介绍了延迟锁定环中各模块电路的设计,着重说明了鉴频鉴相器、压控延时链、电荷泵这几个模块的设计。文章最后给出了时钟发生器电路的测试结果,并与国际上已发表的结果进行了比较。当输入时钟为50MHz时,时钟发生器消耗功耗1.71mW,输出时钟均方根抖动为27.5ps,相对输出时钟均方根抖动为2.97。,输出时钟在1kHz频偏处的相位噪声为—91dBc/Hz,1MHz频偏处的相位噪声为—109dBc/Hz,与参考文献的结果相当。测试中上述针对性优化方案使时钟发生器输出时钟的相对抖动减小了4.29。。

关键词：延迟锁定环时间交织模数转换器静态相位误差鉴频鉴相器

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一种用于时间交织ADC的低时间失配采样方法

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电子技术应用 2025年第2期51卷 36-40页

作者：燕翔秦克凡杨尚争胡伟波南开大学电子信息与光学工程学院天津300350

为了应对时间交织型模数转换器中时间失配导致的性能下降问题,提出了一种高效的分层串联采样方法。该采样方法的思路是将与采样精度相关的时钟源集总在主采样开关位置,缓解由于多路子采样开关控制时钟存在时间失配导致采样精度下降的问... 详细信息

为了应对时间交织型模数转换器中时间失配导致的性能下降问题,提出了一种高效的分层串联采样方法。该采样方法的思路是将与采样精度相关的时钟源集总在主采样开关位置,缓解由于多路子采样开关控制时钟存在时间失配导致采样精度下降的问题。此外,还设计了一种高速自举式采样开关,具有开启速度快、线性度高的特点。该采样方法基于22 nm CMOS工艺搭建电路并进行后仿真验证。仿真结果表明该采样方法对时间失配不敏感,在0.9 V电源电压,输入信号频率为2 GHz下,采样网络的信号噪声失真比(SNDR)达到72 dB。

关键词：时间交织模数转换器失配误差栅压自举开关

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