检索结果-内蒙古大学图书馆

固体电子学研究与进展 2023年第1期43卷 70-77页

作者：贾世伟张玉明田泽秦翔西安电子科技大学微电子学院西安710068 中国航空计算技术研究所集成电路与微系统设计航空科技重点实验室西安710068 西安翔腾微电子科技有限公司西安710068

为了降低通用图形处理器(GPGPU)中栅栏同步开销对程序性能产生的不良影响,提出了一种GPGPU微架构优化设计。该设计在线程束调度模块中,根据栅栏同步开销决定各线程束的调度顺序,确保高栅栏同步开销的线程束能够优先调度执行。在一级数... 详细信息

为了降低通用图形处理器(GPGPU)中栅栏同步开销对程序性能产生的不良影响,提出了一种GPGPU微架构优化设计。该设计在线程束调度模块中,根据栅栏同步开销决定各线程束的调度顺序,确保高栅栏同步开销的线程束能够优先调度执行。在一级数据缓存模块中,结合数据缓存缺失率与栅栏同步状态来共同决定各访存请求是否需要执行旁路操作,由此在不损害数据局域性开发的前提下,降低数据缓存阻塞周期对栅栏同步产生的影响。两种子模块优化设计均能够降低栅栏同步开销。实验结果表明,相比基准GPGPU架构与当前现有的栅栏同步优化策略,本设计在栅栏同步密集类程序中分别带来了4.15%、4.13%与2.62%的每周期指令数提升,证明了优化设计的有效性与实用性。

关键词：通用图形处理器栅栏同步线程束调度一级数据缓存缓存旁路性能

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众核处理器硬件栅栏同步机制设计与实现

众核处理器硬件栅栏同步机制设计与实现

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作者：臧照虎国防科技大学

学位级别：硕士

随着芯片设计制造技术的发展,众核处理器技术发展十分迅速,集成在单颗芯片上的处理器计算核心越来越多,其规模从十几核到如今的几百甚至上千核。为了充分发挥众核处理器性能,协调处理器核心并行工作的同步机制显得尤为重要。栅栏同步机... 详细信息

随着芯片设计制造技术的发展,众核处理器技术发展十分迅速,集成在单颗芯片上的处理器计算核心越来越多,其规模从十几核到如今的几百甚至上千核。为了充分发挥众核处理器性能,协调处理器核心并行工作的同步机制显得尤为重要。栅栏同步机制作为众核处理器经常采用的一种同步方法,其效率影响着处理器所能发挥的实际性能。频繁使用软件栅栏方式将会在处理器内核间产生较高的通信延迟及较多的网络流量,在网络中形成热点,降低处理器的性能。因此一种高效的栅栏同步机制对于提升众核处理器并行效率十分重要。本文从软件栅栏方案出发,针对其在网络中生成同步报文数量过多、同步延迟过高(可达数千时钟周期)以及串行化问题,实现了三种硬件栅栏同步方法,针对三种方法的描述如下:集中式硬件栅栏:该方法主要思想是在处理器中集成一个栅栏同步处理单元,处理所有同步请求。由于只设置了一个同步装置,所有同步请求都会发往此处,在频繁或同时进行栅栏同步时可能造成网络阻塞以及形成网络热点。层次化硬件栅栏:根据集中式硬件栅栏在核数增多时呈现的问题,本文提出了适用于规模较大的多核或众核理器的层次化硬件栅栏。该方法利用超节点内外通信代价不同的特点,在超节点内外分别设置本地栅栏同步单元和全局栅栏同步单元。超节点内核心同步可以在超节点内部快速完成,超节点间的同步经每个超节点合并同步报文后可以减少网络中流量。基于mesh的分布式硬件栅栏:当众核处理器集成了数百甚至上千个内核时,层次化栅栏的解决方案显现出集中式的缺点,因此本文提出了分布式硬件栅栏同步方案。此方法适用于基于mesh网络的众核处理器。这种方法的主要设计思想是将在每个核心设置一个栅栏同步单元,每次栅栏同步可选择最近的同步单元进行同步,降低了平均同步延迟。最后使用硬件描述语言完成三种硬件栅栏方案的硬件设计与实现,针对每个方法的特点进行了功能点的验证以保证设计的功能正确性与完整性。并且使用合成流量模型对设计进行了测试,得到了具体的性能数据,然后对三种硬件栅栏方案的数据进行了对比分析,从网络流量、延迟及硬件开销等角度分析了三种栅栏的优缺点。结果表明:当处理器核数不多于八核时,本文推荐采用集中式的设计方案;当核数增多,但不多于四十核时本文推荐采用层次化硬件栅栏以获得更好地性能,网络流量与延迟更低;当核数规模更大时,推荐采用基于mesh的分布式硬件栅栏以获得更低的平均延迟。

关键词：栅栏同步硬件栅栏并行计算同步机制众核处理器

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面向ARMv8多核处理器的核间通信性能评估与同步算法优化研究

面向ARMv8多核处理器的核间通信性能评估与同步算法优化研究

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作者：高琬蓉国防科技大学

学位级别：硕士

多核处理器上并行程序性能优化一直是研究热点。在并行程序中,多个线程往往需要进行频繁地数据通信。核间通信效率是影响并行程序性能的重要因素。对基于共享内存的核间通信而言,其效率受到多核处理器缓存系统和缓存一致性协议的显著影... 详细信息

多核处理器上并行程序性能优化一直是研究热点。在并行程序中,多个线程往往需要进行频繁地数据通信。核间通信效率是影响并行程序性能的重要因素。对基于共享内存的核间通信而言,其效率受到多核处理器缓存系统和缓存一致性协议的显著影响。评估与优化核间通信性能的前提是先理解处理器的缓存系统结构和工作机理。目前已有许多对传统x86架构多核处理器缓存性能的测评工作,但对ARMv8多核处理器的相关研究尚少。此外,作为共享内存核间通信的基本操作之一,栅栏同步算法在ARMv8多核处理器上的性能也不尽如人意。针对这些问题,本文首先对ARMv8多核处理器的缓存系统展开研究;然后评估分析ARMv8多核处理器上不同栅栏同步算法的性能表现;最后提出有针对性的优化方法。本文的主要研究内容包括以下几点:(1)开发适用于ARMv8多核处理器的微基准测试程序(wr Bench),旨在度量其缓存系统的性能表现。测试程序通过pthreads多线程实现数据在不同内核之间的通信,并采取有效机制控制数据的初始位置和一致性状态。分别在三种不同的ARMv8平台(Phytium 2000+,Thunder X2和Kunpeng920)上使用wr Bench,在验证测试有效性的同时,得到了包括延迟和带宽在内的量化性能数据。通过对性能数据的分析,对处理器缓存系统的一些未公开工作机理进行了探索和揭示。(2)研究并在三个ARMv8平台上实现了七个经典的栅栏同步算法,使用EPCC基准测试进行了实际开销测量。同时,将栅栏同步中的涉及的核间通信抽象为对缓存中共享数据的加载和存储等基本操作,并对缓存操作开销进行建模。通过对不同栅栏同步算法缓存行为模式的分析和缓存操作开销的建模,结合实测开销,分析了这些算法在ARMv8平台上的瓶颈问题。(3)以静态f-way锦标赛算法为基础,结合各个ARMv8多核处理器的分层通信拓扑等对栅栏同步实现进行优化改进。通过扩展到达标志的粒度等方法来尽量避免到达阶段线程间的互相干扰,降低跨核心簇的通信可能。此外,通过修改通知树结构,为ARMv8多核处理器开发了一种NUMA感知同步算法。结果显示,本文提出的优化方法相比GCC和LLVM的Open MP栅栏同步实现性能分别平均提升了12.6倍和4.7倍,相比原始f-way静态锦标赛算法提升了1.6倍。

关键词： ARMv8多核处理器微基准测试核间通信栅栏同步

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众核DSP同步机制设计与实现

众核DSP同步机制设计与实现

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作者：王华龙西安电子科技大学

学位级别：硕士

在众核DSP中挖掘并行应用程序的并行性和追求更高的性能需要高效的DSP核间同步机制。传统的信号灯同步机制,基于“忙—等待”机制的旋转锁通过持续不断的请求同步变量来保证互斥性,这会在处理器节点之间产生严重的通信延迟,进而在片上... 详细信息

在众核DSP中挖掘并行应用程序的并行性和追求更高的性能需要高效的DSP核间同步机制。传统的信号灯同步机制,基于“忙—等待”机制的旋转锁通过持续不断的请求同步变量来保证互斥性,这会在处理器节点之间产生严重的通信延迟,进而在片上网络中产生较大的网络流量,导致严重的网络竞争。栅栏同步机制的特点是全局性,体现在它需要多个处理器核共同参与。但是栅栏同步机制的全局性容易导致严重的串行化,进而对系统性能产生很坏的影响。因此如何提供高效的同步机制以便能充分挖掘众核处理器的并行性能,已经成为众核体系结构设计领域的重要课题。本次设计提出了一种众核DSP层次化栅栏同步方案,并开展了硬件设计与实现。本文研究工作如下:首先分析了当前处理器发展趋势与挑战,介绍了目前已有的几种同步机制,结合X DSP的体系结构特点,设计层次化栅栏同步方案,包括超节点内栅栏同步单元与超节点间栅栏同步单元,用以实现X DSP众核间的快速同步。其次,完成层次化栅栏同步方案的实现,即超节点内栅栏同步单元与超节点间栅栏同步单元的设计。其中超节点内栅栏同步单元主要负责完成超节点内的2-4个DSP核的快速同步,根据栅栏编号,将4个DSP的同步请求分发到不同的栅栏进行处理,对栅栏请求进行同步化处理,并产生DSP暂停信号和异常信号;超节点间栅栏同步单元主要负责6个超节点间的快速同步,包括地址译码,逻辑判断以及同步变量操作中心三个模块,其中地址译码模块根据地址进行译码,产生相应的栅栏操作类型与同步操作数据;逻辑判断主要是判断栅栏操作是否有效,并且发送到同步变量操作中心;同步变量操作中心则是对同步单元的控制寄存器或者栅栏实例寄存器的访问,产生最终的栅栏释放信号。并在此基础上完成层次化栅栏同步单元的RTL代码。接着,针对设计的各个单元提取验证功能点,通过verilog测试激励完成对超节点间同步单元内部功能的模块级验证;由于超节点内同步单元模块与外部模块具有互动信号,因此接着进行该模块的系统级验证,以确保设计的正确性与完整性。最后,对同步单元进行性能评估。通过综合激励对基于层次化栅栏结构的众核DSP同步技术的有效性及对其性能进行定性定量地分析,验证与评估。在某厂家40nm工艺条件下,设置工作条件为Worst,输入延迟为0.05ns,输出延迟为0.1ns,时钟约束设置为0.35ns,超节点内栅栏同步单元综合后的面积约为4487.62 um2,功耗约为3.12mw;超节点间栅栏同步单元综合后的面积约为2556.62 um2,功耗约为1.42mw。

关键词：众核处理器超节点层次化栅栏同步

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面向异构众核的CUDA程序二进制翻译

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计算机工程与应用 2016年第7期52卷 17-23页

作者：李男庞建民单征解放军信息工程大学郑州450002

通过二进制翻译手段将CUDA程序移植到其他异构众核处理器平台特别是国产处理器平台,对扩展CUDA程序应用范围,发挥目标平台的众核优势以及支持民族产业都具有现实意义。设计了CUDA程序的二进制翻译框架,从CUDA程序可执行代码入手,采用&qu... 详细信息

通过二进制翻译手段将CUDA程序移植到其他异构众核处理器平台特别是国产处理器平台,对扩展CUDA程序应用范围,发挥目标平台的众核优势以及支持民族产业都具有现实意义。设计了CUDA程序的二进制翻译框架,从CUDA程序可执行代码入手,采用"分而治之"的手段,将主机端代码和设备端代码分别翻译。重点介绍了移植过程中几个关键问题的解决,包括设备端代码的提取,计算模型的映射,存储模型的映射,栅栏同步和指令翻译问题。通过实验验证了系统功能的正确性。

关键词： CUDA程序二进制翻译计算模型映射存储模型映射栅栏同步指令翻译

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面向MIC平台的OpenACC实现与优化关键技术研究

面向MIC平台的OpenACC实现与优化关键技术研究

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作者：陈呈国防科学技术大学

学位级别：硕士

异构计算以其较高的峰值性能和较低的能耗成为当前研究的热点。随着GPU在通用计算领域的成功,Intel也推出了基于Intel Architecture(IA)架构的MIC(Many Integrated Core)协处理器,其第二代产品Xeon Phi已经成功部署在天河二号系统上。然... 详细信息

异构计算以其较高的峰值性能和较低的能耗成为当前研究的热点。随着GPU在通用计算领域的成功,Intel也推出了基于Intel Architecture(IA)架构的MIC(Many Integrated Core)协处理器,其第二代产品Xeon Phi已经成功部署在天河二号系统上。然而,异构系统的编程困难问题和性能优化问题在异构计算兴起时一直都是限制其推广和应用的障碍。近年来,Open ACC等采用编译指导的异构编程方法成为解决异构编程问题的重要途径,与CUDA等复杂的异构编程方法相比,程序员只需在串行程序中插入指导命令就可以使其在异构系统上高效的编译运行。目前,在MIC上还没有Open ACC的实现。本文主要以Open ACC在MIC上的实现为研究对象,将Open ACC指导命令采用源到源转换的方法映射到MIC的Intel Offload(简称Offload)编程模式上,并针对Open ACC指导命令的特点与MIC的体系结构提出了具体的性能优化方法,主要取得了如下成果:1、提出了Open ACC到Offload的映射模型。本文分析了基于指导命令的异构编程的三个要素,即任务管理、并行描述和数据管理。并从这几个方面逐一分析了Open ACC的指导命令与Offload接口的映射关系,并给出了源到源转换方法;同时通过对比Open ACC特点和MIC结构特点分析了映射转换效率。为Open ACC到Offload的转换及优化提供了理论基础。2、根据映射效率问题和MIC特点,提出了具体的优化方法。主要包括任务划分优化、向量化优化;同时由于在MIC上大量线程的开销问题,我们设计并实现了一种基于SIMD的可扩展组合树同步算法。3、实现了Open ACC源程序到Offload源程序的自动转换编译框架。采用模块化设计,编译框架前端模块将Open ACC源程序转换为中间表示,经过中端模块优化,后端模块将中间表示转换成Offload源程序。4、使用矩阵乘和JACOBI迭代的Open ACC源程序在CPU+GPU系统上和转换后的Offload源程序在CPU+MIC系统上测试转换效率。在同等规模下,转换后Offload源程序在MIC上运行的效率高于Open ACC源程序在GPU上运行的效率,而且都优于8核CPU的性能。

关键词：异构系统 GPU Open ACC MIC Intel Offload SIMD 栅栏同步

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OpenMP程序中的未指定行为和死锁的静态检测

OpenMP程序中的未指定行为和死锁的静态检测

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作者：王昭飞国防科学技术大学

学位级别：硕士

OpenMP以其良好的灵活性和可移植性成为了共享存储并行程序设计的工业标准。然而，由于编写并行程序的复杂性，OpenMP程序容易出错。未指定行为和与栅栏同步相关的死锁是导致OpenMP程序失效的两个潜在的原因。论文通过静态分析在OpenMP... 详细信息

OpenMP以其良好的灵活性和可移植性成为了共享存储并行程序设计的工业标准。然而，由于编写并行程序的复杂性，OpenMP程序容易出错。未指定行为和与栅栏同步相关的死锁是导致OpenMP程序失效的两个潜在的原因。论文通过静态分析在OpenMP程序运行之前检测其中的这两类隐患。首先，论文分析了上述两类程序隐患的致错机理，总结了它们在OpenMP程序中出现的各种情形。论文把未指定行为分为四类，把与栅栏同步相关的死锁分为两类。然后，论文给出了OpenMP程序的静态分析的三个关键技术。 ***程序的表示。论文扩展了传统的控制流图，引入了并行基本块以表示OpenMP API，并增加了结构边以便于确定指导命令和控制结构的作用域。 2．对控制结构所导致的不确定的程序行为的保守分析。 3．对检测到的程序隐患的解释。论文通过搜索来记录控制流图中指向程序隐患的路径并利用静态分支预测估计这些路径的执行概率，以便用户核实检测到的潜在错误及优先排查发生的可能性较大的错误。接着，论文分别给出了OpenMP程序中的未指定行为和与栅栏同步相关的死锁的检测方法。论文采用“区域分层、按层分析”的策略检测结构化区域中的未指定行为，借助于活跃私有变量识别检测非结构化区域中的未指定行为。论文分别按照存在性规则和非一致性规则检测第一类和第二类与栅栏同步相关的死锁。论文借助于可达锁变量定义识别检测位于由锁变量确定的互斥区中的第一类死锁，且支持对OpenMP引入的嵌套锁的分析。此外，论文借助于可达虚变量定义识别检测第二类死锁。论文还介绍了用于记录指向程序隐患的路径的搜索技术。论文的最后描述了OpenMP程序的静态检测工具C-Checker，并给出了将其应用于一组定制的OpenMP程序和SPEC OMP2001测试程序所得的结果。实验表明，C-Checker能够有效地检测实际的OpenMP程序中的未指定行为和与栅栏同步相关的死锁，并辅助程序员消除这些隐患。

关键词： OpenMP 静态分析未指定行为死锁栅栏同步

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BSP并行环境的纯Java实现研究

BSP并行环境的纯Java实现研究

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作者：孟睿上海大学

学位级别：硕士

随着机群(cluster)结构计算机的广泛运用,基于网络的高性能计算在并行计算领域正得到越来越多多的重视.然而目前的并行计算境如MPI(Message Passing Interface)和BSP(Bulk Synchronous Parallel)还不能方便地提供导构计算平台上进行并... 详细信息

随着机群(cluster)结构计算机的广泛运用,基于网络的高性能计算在并行计算领域正得到越来越多多的重视.然而目前的并行计算境如MPI(Message Passing Interface)和BSP(Bulk Synchronous Parallel)还不能方便地提供导构计算平台上进行并行计算的应用.为了最大程度的开发异构环境下的性能潜力,我们进行了使用与平台无关的编程语言Java来实现BSP并行环境的研究.此外我们还对在BSP环境下的出错恢复机制做了一定的研究探讨,提出了利用BSP的超步特性来实现容错机制的新方法.该文主要介绍我们在使用纯Java实现BSP模型中进行的实验研究.同时对一些实现和效率问题如数据传输,网络通讯,线程化机制,同步,动态类装载机制等问题进行详细论述.

关键词：并行计算 BSP 纯Java RMI 栅栏同步动态类状载

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