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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

分类表

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限定检索结果

文献类型

6 篇 专利

馆藏范围

6 篇 电子文献
0 种 纸本馆藏

日期分布

机构

6 篇 广西科技大学

作者

6 篇 王鸣桃
6 篇 蔡启仲
6 篇 李克俭
2 篇 孙培燕
2 篇 陆伟男
2 篇 李刚
2 篇 吴洁琼
2 篇 薛圣利
2 篇 徐晓宇

语言

6 篇 中文

检索条件"主题词=标志控制器"

共 6 条记录，以下是1-10 订阅

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详细简洁

排序：

双指令多浮点操作数加/减运算控制器

双指令多浮点操作数加/减运算控制器

引用

作者：李克俭蔡启仲孙培燕徐晓宇王鸣桃 545006 广西壮族自治区柳州市东环路268号

一种双指令多浮点操作数加/减运算控制器，包括命令字及其多操作数写时序控制模块、操作数存储器、存储器读时序控制模块、存储器数据空标志控制器和运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，能够存储两条多浮点操作数... 详细信息

标准号: CN103645880A

一种双指令多浮点操作数加/减运算控制器，包括命令字及其多操作数写时序控制模块、操作数存储器、存储器读时序控制模块、存储器数据空标志控制器和运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，能够存储两条多浮点操作数加/减运算指令，其中，一条指令执行，另一条指令待执行；或一条指令执行，另一条指令写入；或一条指令写入，同时被读出执行；指令写入过程中，内部产生与系统WR同步的写时序脉冲序列，控制命令的写入和操作数的存储；命令执行过程中，内部产生与系统Clock同步的读时序脉冲序列，控制操作数的读出，自主完成所有的加/减运算，不受系统控制；系统能够读出每次运算的中间结果和运算的最终结果。

关键词：操作数指令运算时序控制模块时序脉冲序列指令执行存储器存储标志控制器存储器数据运算控制器连接控制输出控制系统控制运算指令中间结果控制器命令字内部电路

来源：评论

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双指令多浮点操作数加/减、乘、除运算控制器

双指令多浮点操作数加/减、乘、除运算控制器

引用

作者：蔡启仲李克俭陆伟男吴洁琼王鸣桃 545006 广西壮族自治区柳州市东环路268号

一种双指令多浮点操作数加/减、乘、除运算控制器，包括双端口只读只写存储器、命令字及其多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和操作数配置及运算控制模块；该控制器应用FPGA设计硬连接控制电... 详细信息

标准号: CN203689502U

一种双指令多浮点操作数加/减、乘、除运算控制器，包括双端口只读只写存储器、命令字及其多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和操作数配置及运算控制模块；该控制器应用FPGA设计硬连接控制电路，内部产生的写时序脉冲控制命令字和操作数的连续写入；产生与Clock同步的读时序脉冲自主控制四则混合运算；控制器能够存储两条指令，其中，一条指令执行，另一条指令待执行；或一条指令正在执行，另一条指令写入；或一条指令正在写入，同时被执行；运算命令执行过程不占用系统总线，执行一条指令相当于微处理器执行多条指令，减少了系统对指令的取指、译码、浮点操作数传输和运算结果写回的操作次数。

关键词：指令操作数时序控制模块时序脉冲控制器命令字标志控制器存储器数据运算控制器混合运算控制模块连接控制连续写入微处理器系统总线运算结果运算命令指令执行自主控制存储器译码运算电路存储内部

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双指令多浮点操作数除运算控制器

双指令多浮点操作数除运算控制器

引用

作者：蔡启仲李克俭李刚薛圣利王鸣桃 545006 广西壮族自治区柳州市东环路268号

一种双指令多浮点操作数除运算控制器，包括双端口只读只写存储器、命令及其多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和配置运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，能够存储两条... 详细信息

标准号: CN203746054U

一种双指令多浮点操作数除运算控制器，包括双端口只读只写存储器、命令及其多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和配置运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，能够存储两条指令，且双指令能够并行处理，一条指令执行，另一指令待执行；或一条指令执行，另一指令写入；或一条指令操作数正在写入，同时被读出处理；控制器内部产生的写时序脉冲控制连续写入多个操作数；与系统Clock同步的读时序脉冲自主控制多个操作浮点数的除法运算，不占用系统总线，执行一条指令相当于微处理器执行多条除法指令，减少了系统对指令的取指、译码、浮点操作数传输和运算结果写回的操作次数。