检索结果-内蒙古大学图书馆

作者：余笑厦门大学

学位级别：硕士

随着数字集成电路和高速信号处理系统的高速发展,高速的模数转换器有着非常广泛的应用,例如应用在数字通讯技术,硬盘驱动等领域。研究具有高转换速率、低功耗、较小芯片面积,且具有较大信号带宽处理能力的模数转换器结构是非常重要和有... 详细信息

随着数字集成电路和高速信号处理系统的高速发展,高速的模数转换器有着非常广泛的应用,例如应用在数字通讯技术,硬盘驱动等领域。研究具有高转换速率、低功耗、较小芯片面积,且具有较大信号带宽处理能力的模数转换器结构是非常重要和有意义的。折叠内插结构的模数转换器非常符合这一研究目标。所以本文将对具有8位分辨率,250MHz采样率的折叠内插式模数转换器结构中的主要电路模块进行研究和设计。\n 本文首先分析了折叠内插模数转换器的基本结构。深入研究了折叠内插模数转换器系统中各功能模块的基本原理和设计方法,完成了折叠内插模数转换器结构中主要电路模块的设计。设计了实际折叠率为9的全差分折叠电路,其中,采用全差分结构实现折叠预处理单元,并且采用了电阻失调平均技术。这些设计能够很好的降低系统噪声的影响。采用优化的电阻内插网络能够有效的在增加过零点的同时减少电路的功耗和面积。使用运放的负反馈来设计参考电压源,能够消除输入信号共模范围对模数转换器精度的影响。针对折叠电路倍频效应的影响,设计了全差分采样保持电路以减小对折叠器输入带宽的影响。所设计的高速动态比较器能够满足高速电路的要求,正确的检测折叠内插电路产生的过零点。根据比较器输出的温度计码的特点,设计了具有消除比较器亚稳态和气泡码的编码电路。\n 在2.5V电源电压下对各个功能电路模块进行仿真验证。仿真结果表明所设计的折叠电路预放大器增益达到13.45dB,增益带宽积达到2.56GHz,折叠电路产生的过零点最大偏差为0.6mV,小于0.5LSB,满足了参考电压为800mV的8位折叠内插电路的设计要求。采样保持电路的-3dB带宽为2.27GHz,能够满足高速转换器输入信号带宽的要求。高速锁存比较器的再生时间常数约为10.32ps,能够满足高速模数转换器对比较器性能的要求。最后对完成的电路模块进行整体的仿真验证,结果表明所设计的折叠内插模数转换器结构能够正确的对整个输入范围内的模拟信号进行转换,输出的8位从0～255的256个数字码,并且输出没有失码。

关键词：模数转换器折叠内插结构电路模块结构设计

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一种1.8V 10位100M采样率流水线模数转换器的设计和实现

一种1.8V 10位100M采样率流水线模数转换器的设计和实现

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作者：徐文杰北京大学

学位级别：硕士

近年来,随着数字技术在视频和通讯领域的迅猛发展,特别是大规模集成电路在高清晰视频系统、个人通信系统以及数字无线网络的应用,增加了系统对高精度高速度的模数转换器的需求。比如无线网络的应用需要模数转换器到达10位150M采样率的... 详细信息

近年来,随着数字技术在视频和通讯领域的迅猛发展,特别是大规模集成电路在高清晰视频系统、个人通信系统以及数字无线网络的应用,增加了系统对高精度高速度的模数转换器的需求。比如无线网络的应用需要模数转换器到达10位150M采样率的性能要求。传统的模数转换器类型包括快闪式模数转换器、折叠式模数转换器、逐次逼近型模数转换器以及流水线模数转换器。由于流水线模数转换器能够很好对芯片面积、速度、功耗以及精度进行折中,特别是当精度超过10位采样率超过100M的场合下,流水线结构成为了设计的首选结构。\n 本文在比较了现在模数转换器的系统结构后选择了流水线模数转换器系统结构。采用从顶而下的顺序实现了一种1.8V10位100M采样率的流水线模数转换器的芯片设计。\n 在详细分析了流水线模数转换器的信号流的基础上,确定了系统的基本架构。分析了影响模数转换器性能的各个功能模块,得出了各个模块的性能指标,确定了设计参数。\n 系统结构为前端采样保持电路加8级1.5位/级的流水线结构加一级2位精度的模数转换器。采用增益提升技术,实现了增益为100dB和1.2G的单位增益带宽的高性能运算放大器。采用动态C2MOS Flip-Flop电路构建系统的延时单元,它比静态D触发器更能够准确的锁存输出信号,减少噪声的影响,仿真结果表明能够将整个系统的有效位数提高0.5位。\n 整个系统在TSMC0.18μm CMOS工艺进行了仿真和测试,仿真结果表明整个设计电路的各个工艺角在温度为-20°～85℃情况下都能满足100MHz采样率的流水线模数转化器的要求,整体系统消耗的功耗约为160mw。在输入信号为265K的正弦信号下,系统的仿真信噪比为61dB。整个芯片面积为2mm×1.9mm.

关键词：采样保持电路折叠共源共栅运算放大器大规模集成电路模数转换器流水线

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全并行模数转换器中的竞争编码结构对输出误码率的影响

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微电子学 2001年第6期31卷 395-397,401页

作者：郭宇华郭新伟李曙光任俊彦复旦大学专用集成电路与系统国家重点实验室上海200433

文章介绍了一种新的全并行模数转换器的编码结构——竞争编码。与传统的二进制和格雷编码结构相比 ,该编码结构可以有效降低模数转换器的误码率。建立了数学模型 ,考虑了各种编码结构对模数转换器输出误码率的影响 ,进行了定量计算。最... 详细信息

文章介绍了一种新的全并行模数转换器的编码结构——竞争编码。与传统的二进制和格雷编码结构相比 ,该编码结构可以有效降低模数转换器的误码率。建立了数学模型 ,考虑了各种编码结构对模数转换器输出误码率的影响 ,进行了定量计算。最后 ,对

关键词：模数转换器编码结构竞争编码误码率

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时间交织模数转换器中的模拟电路关键技术研究及其集成应用

时间交织模数转换器中的模拟电路关键技术研究及其集成应用

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作者：朱瑜复旦大学

学位级别：硕士

随着器件尺寸的缩小,数字电路获得了迅猛的发展。数字信号处理技术广泛应用于通信、计算机、仪表控制等领域。这对于模拟与数字世界的接口电路——模数转换器(ADC)的性能提出了极高的要求。然而,在当前的工艺条件下,各种结构的ADC经过... 详细信息

随着器件尺寸的缩小,数字电路获得了迅猛的发展。数字信号处理技术广泛应用于通信、计算机、仪表控制等领域。这对于模拟与数字世界的接口电路——模数转换器(ADC)的性能提出了极高的要求。然而,在当前的工艺条件下,各种结构的ADC经过长期的研究都日趋成熟,速度与精度的提升空间已经越来越小。在这种情况下,时间交织结构ADC体现出了它的发展潜力。时间交织ADC将多通道子ADC并行工作,可以大大提高整体ADC的转换速度。但是,通道间的失调失配、增益失配以及采样时刻偏差等不匹配因素限制了它的实际性能,因此需要对其进行校准。除了子通道ADC与校准模块,使子ADC实现时间交织结构的模拟电路也是时间交织ADC不可或缺的组成部分。这也是本文的主要研究内容。本文首先讨论了影响时间交织ADC性能的关键模拟电路技术,比如时钟信号的管理,参考电压源等。在此基础上,为一款14比特200兆采样/秒的双通道时间交织ADC设计了其时间交织模拟集成电路部分。本文的设计主要集中于两个部分：时钟网络以及直流电平供给网络。时钟网络包括低抖动时钟产生电路和低偏移二分频器,用以产生低误差的采样时钟。直流电平供给网络包括：1)一个带隙基准电压源,用来产生低温漂、稳定性好的片内基准源；2)基准电压源电阻分压驱动网络,用以驱动各个直流电平；3)参考电压源产生电路,为子通道ADC提供精准的片上参考电压。为了验证本设计的功能,本文以一款14比特100兆采样/秒的流水线ADC为子ADC,并与一个数字后台校准模块共同构成了一个双通道时间交织ADC。该ADC采用SMIC的0.18-μm CMOS工艺实现。芯片核心面积为22.5 mm2,在1.8伏电源电压下核心功耗为490 mW(不包括数字输出驱动缓冲器)。测试结果显示,经数字后台校准,该ADC的微分非线性度(DNL)和积分非线性度(INL)分别为+0.20/-0.19 LSB和+1.3/-1.4 LSB,达到了14比特线性度。在200兆采样率下,该ADC对15.3兆赫兹的输入信号,可以达到88.9 dBc的无杂散动态范围(SFDR)和69.5 dB的信号噪声失真比(SNDR)

关键词：模数转换器时间交织型带隙基准电压源参考电压源数模混合集成电路

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高精度模数转换器的接口技术

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半导体技术 2003年第3期28卷 58-62页

作者：李素芬李刚孙景发天津大学精密仪器与光电子工程学院天津300072

为了保证高精度模数转换器的性能,在设计和使用高精度ADC的外围接口电路时应考虑到数据输出接口、基准电压模块、输入信号调理、电源管理、数字时序逻辑等多方面的因素,只有严格设计才能保证ADC的正常使用,并减小由于外围接口电路所带... 详细信息

为了保证高精度模数转换器的性能,在设计和使用高精度ADC的外围接口电路时应考虑到数据输出接口、基准电压模块、输入信号调理、电源管理、数字时序逻辑等多方面的因素,只有严格设计才能保证ADC的正常使用,并减小由于外围接口电路所带来的失调误差、增益误差等误差。本文结合具体实例,提出了高精度ADC的接口设计方案。

关键词：模数转换器外围接口失调误差增益误差

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一种14位逐次逼近模数转换器的设计

一种14位逐次逼近模数转换器的设计

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作者：杨明天津大学

学位级别：硕士

模数转换器电路可实现模拟量到数字量的转换，是混合信号集成电路与系统的重要组成部分，已经广泛应用于便携式设备、工业控制等领域。逐次逼近型模数转换器（SAR ADC）由于其具有结构简单、功耗较低，转换速率适中和低温性能好等综合... 详细信息

模数转换器电路可实现模拟量到数字量的转换，是混合信号集成电路与系统的重要组成部分，已经广泛应用于便携式设备、工业控制等领域。逐次逼近型模数转换器（SAR ADC）由于其具有结构简单、功耗较低，转换速率适中和低温性能好等综合优势，成为红外探测器低温读出电路的核心模块。同时成像系统对ADC转换精度的要求不断提高，受芯片制造过程中电容匹配精度的影响，12位以上的SARADC需要进行数字校准。本文针对一种用于面阵红外探测器读出电路的14位SARADC开展设计。论文详细介绍了ADC的系统架构、工作原理和评价指标，系统分析了SARADC的非理想因素，提出了一种可以分辨正负误差电压的数字校准算法。本设计主要分为三个部分：（1）DAC采用三段式电容阵列，使用的单位电容仅为96个，节省了芯片的面积，采用特定的时序获取校准码，通过校准码可实现-5mV5mV的电压补偿量程，通过设计校准DAC，可实现20uV的补偿精度；（2）使用两款比较器相互配合，提高了本设计的SAR ADC的校准精度和转换速度。其中，用于获取校准码的比较器可以有效分辨20uV的电压差，用于数据转换的比较器可以在39ns的时间内分辨75uV的电压差；（3）版图设计时考虑了主DAC和校准DAC中电容的匹配，通过良好的隔离，确保校准DAC准确地获取校准码，有效地提高了ADC的精度。论文工作对电路进行了前仿真，完成了电路的版图设计并进行了后仿真工作。本文设计的SAR ADC采用charted0.35um2P4M的工艺进行设计，芯片的版图面积为2.332mm2.975mm。后仿结果表明，本设计的SAR ADC在500kS/s的采样率下其DNL在-11.2LSB区间范围内，INL在-5.31.1LSB区间范围内，SNDR为76.49dB，有效位数为12.4位。

关键词：逐次逼近模数转换器数字校准比较器

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10bit 80MS/s流水线模数转换器IP核的研究与设计

10bit 80MS/s流水线模数转换器IP核的研究与设计

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作者：柳臻朝西安电子科技大学

学位级别：硕士

随着通信以及多媒体技术的迅速发展，系统级芯片成为了当前发展的潮流，高精度高速模数转换器成为了系统级芯片设计中的一个关键技术。其中流水线结构模数转换器由于在速度、精度以及功耗方面可以实现很好的折中，非常适合应用于无线通... 详细信息

随着通信以及多媒体技术的迅速发展，系统级芯片成为了当前发展的潮流，高精度高速模数转换器成为了系统级芯片设计中的一个关键技术。其中流水线结构模数转换器由于在速度、精度以及功耗方面可以实现很好的折中，非常适合应用于无线通信、HDTV（High Definition TV）、图像识别等领域。本文基于SMIC0.18um Mix-signal1P6M with MIM工艺研究设计了一款10bit80MS/s流水线模数转换器IP核，电源电压为1.8V。主要工作包括：（1）研究了流水线模数转换器的基本工作原理，分析了流水线模数转换器各种非理想因素、讨论了一些低功耗技术以及系统架构选择的因素。（2）确定了本款10bit80MS/s流水线ADC的架构为：前端采用采样保持电路，后面1～8级流水级为1.5bit/stage结构，第9级为2bitflashADC；同时为了降低功耗，采用了运放性能以及电容大小逐级缩减以及相邻流水级运放共享技术；采用数字校正算法减小比较器失调带来的影响。（3）设计了栅压自举开关，在80MHz的采样频率下SFDR为72.5dB；设计了增益自举折叠共源共栅运算放大器，其增益以及建立时间满足要求并且留了比较多的设计裕量；设计了功耗较小的动态比较器，速度快并且失调电压并未超出数字校正的范围；设计了高速稳定的片上参考电压以及基准电流产生电路。（4）完成了芯片的版图设计并进行了流片与测试。测试结果表明，芯片工作于80MHz采样频率时整体功耗约为83mW，IP核心面积为0.75mm2，当输入频率为20kHz，采样频率为80MHz时，ADC的SNR为26.7dB，SNDR为26.6dB，ENOB为4.1bit。在所有的测试结果中，动态性能与设计目标差距很大，论文最后分析了动态性能比较差的原因。

关键词：流水线模数转换器低功耗运放共享级分辨率

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高精度低功耗逐次逼近型模数转换器芯片的研究与设计

高精度低功耗逐次逼近型模数转换器芯片的研究与设计

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作者：骆林波电子科技大学

学位级别：硕士

模数转换器(Analog-to-Digital Converter,ADC)作为连接模拟信号和数字信号的桥梁,在各种电子系统中发挥着重要的作用。和几种传统架构的ADC相比,逐次逼近型(Successive Approximation Register,SAR)ADC具有功耗低和面积小的优势,随着... 详细信息

模数转换器(Analog-to-Digital Converter,ADC)作为连接模拟信号和数字信号的桥梁,在各种电子系统中发挥着重要的作用。和几种传统架构的ADC相比,逐次逼近型(Successive Approximation Register,SAR)ADC具有功耗低和面积小的优势,随着集成电路先进工艺的不断发展,其采样速度和精度有了更大的提升空间,使得SAR ADC在中等速度、中高等精度领域中受到了广泛的研究。其中对于高精度低功耗SAR ADC,被广泛应用于精密数据采集系统、仪器仪表以及医疗设备等领域,但由于制造工艺造成电容失配,会严重限制ADC的精度,因此研究校准技术对SAR ADC精度的提升具有重要意义。本论文基于0.35μm CMOS工艺,设计了一款18位的高精度低功耗SAR ADC电路,重点对高精度SAR ADC的关键子模块电路的设计进行了深入分析和研究。对于电容型数模转换器(DAC)的设计,为满足18位量化精度的要求,基于分段电容阵列原理和冗余技术原理的分析,采用“11+7”的分段结构,有效节省DAC的面积和功耗,并加入了三位冗余电容,为SAR ADC的比较过程提供容错空间。以及结合本论文采用的自校准算法,将全差分电容阵列中负端的低位段电容用作校准DAC,使得电容阵列DAC变成伪差分结构,并设计了一种采用单调开关和传统开关相结合的混合开关切换方式。为满足比较器的精度和速度的要求,设计了一种四级预放大器加锁存器级联结构的比较器,对比较器电路进行仿真,得到预放大器的整体增益为67.7 d B,带宽为12.2 MHz,比较器的等效输入噪声为13.5μV。针对电容失配对SAR ADC精度的限制,本论文设计了一种基于自校准的模拟校准技术,即利用伪差分结构的DAC电容阵列负端的低位电容校正高位电容的失配,和传统自校准的SAR ADC对比,不需要额外的电容阵列作校准DAC,有效的节约了芯片面积和功耗,并基于MATLAB工具搭建校准算法模型,进行行为级仿真验证了校准算法。最后对18位SAR ADC的整体电路进行了前仿真分析,以及版图设计和后仿真分析。后仿真结果表明,在典型工艺角下,ADC的有效位数为16.7位,SFDR为109.2 d B,SNDR为102.6 d B,功耗为25 m W。

关键词：模数转换器逐次逼近型分段电容阵列自校准技术

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10Bit 100MS/s流水线型模数转换器的设计

10Bit 100MS/s流水线型模数转换器的设计

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作者：王加东上海大学

学位级别：硕士

本文设计了一个精度为10Bit、采样频率为100MHz、电源电压为3.3V的流水线CMOS模数转换器，详细讨论了CMOS栅压自举采样开关、预放大锁存比较器和跨导放大器等核心单元电路的设计方法。\n 通过对速度、功耗、面积和动态特性的兼顾考... 详细信息

本文设计了一个精度为10Bit、采样频率为100MHz、电源电压为3.3V的流水线CMOS模数转换器，详细讨论了CMOS栅压自举采样开关、预放大锁存比较器和跨导放大器等核心单元电路的设计方法。\n 通过对速度、功耗、面积和动态特性的兼顾考虑，整个A/D转换器由9级组成，每级1.5Bits，最后一级2Bits。采样保持电路中，开关的设计采用了栅压自举(bootstraping)开关，使得MOS采样管产生的非线性误差近似为常量，并通过差分的形式消除，以此来提高模拟开关的线性度；采用Bottom-Plate Sampling技术以及八相时钟控制开关，减小电荷注入和级间串扰。其次，在设计中还采用了改善延迟时间、回踢噪声和输入失调电压的预放大锁存比较器，其失调误差可以通过数字校正电路得以校正。运放的设计是流水线A/D转换器设计的关键，本文根据A/D转换器性能指标要求，通过对A/D转换器的误差分析，得到了运放的增益和带宽约束；对传统的拓扑结构的运放在设计上作了改进，采用gainbooster技术，实现了高增益、大摆幅及高带宽。出于降低整体A/D转换器功耗的考虑，本设计采用了运放共享技术。\n 设计采用Chartered 0.

关键词：流水线ADC 自举开关运放共享数字校正预放大锁存比较器模数转换器

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高性能模数转换器研究与设计

高性能模数转换器研究与设计

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作者：刘萌贵州大学

学位级别：硕士

模数转换器是任何需要从自然界获取信号的电路系统所必需的模块,是连接模拟信号与数字信号的桥梁,应用在工业生产,日常生活,科学研究等各个方面。其中逐次逼近模数转换器(SAR-ADC),具有中等速度与精度,低成本和低功耗的整体优势。在工... 详细信息

模数转换器是任何需要从自然界获取信号的电路系统所必需的模块,是连接模拟信号与数字信号的桥梁,应用在工业生产,日常生活,科学研究等各个方面。其中逐次逼近模数转换器(SAR-ADC),具有中等速度与精度,低成本和低功耗的整体优势。在工业控制、医学仪器、随身设备、军事侦察等多方面应用广泛。大规模CMOS电路中,晶体管的固有增益降低,因而对运放的要求较低的SAR ADC器更加受到欢迎。本论文以中速、中等精度SAR ADC为研究方向,从SAR ADC的基本原理和结构开始,分析对比了不同模块的结构特点,并从速度、精度、功耗几个方面对各个模块进行了分析设计。DAC模块采用了电荷再分配结构和单位桥接电容结构减小整体电容,使整个DAC电容值减小到5.75pf,并采用了双基准电压结构,结合0码检测与支路选通,解决了DAC在向下偏转过程中功耗较大的问题,较传统分段电容功耗降低20%。采用了两级结构的比较器模块,实现在较短时间内完成较小信号的比较。并在不工作时段关断比较器,降低了静态功耗。整个比较器的建立时间为5ns,失调电压在400uV。数字逻辑电路部分采用全定制方法,总共采用24个触发器,完成搜索算法和结果锁存。本论文采用CSMC 0.5um CMOS工艺完成了10位350kHz的SAR ADC设计与仿真,总功耗为0.61mW,并完成了SAR ADC的版图设计,采用共中心布局减小电路失配,整个版图芯片面积为。

关键词：模数转换器逐次逼近 ADC 比较器

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