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10Bit 100MS/s流水线型模数转换器的设计

10Bit 100MS/s流水线型模数转换器的设计

引用

作者：王加东上海大学

学位级别：硕士

本文设计了一个精度为10Bit、采样频率为100MHz、电源电压为3.3V的流水线CMOS模数转换器，详细讨论了CMOS栅压自举采样开关、预放大锁存比较器和跨导放大器等核心单元电路的设计方法。\n 通过对速度、功耗、面积和动态特性的兼顾考... 详细信息

本文设计了一个精度为10Bit、采样频率为100MHz、电源电压为3.3V的流水线CMOS模数转换器，详细讨论了CMOS栅压自举采样开关、预放大锁存比较器和跨导放大器等核心单元电路的设计方法。\n 通过对速度、功耗、面积和动态特性的兼顾考虑，整个A/D转换器由9级组成，每级1.5Bits，最后一级2Bits。采样保持电路中，开关的设计采用了栅压自举(bootstraping)开关，使得MOS采样管产生的非线性误差近似为常量，并通过差分的形式消除，以此来提高模拟开关的线性度；采用Bottom-Plate Sampling技术以及八相时钟控制开关，减小电荷注入和级间串扰。其次，在设计中还采用了改善延迟时间、回踢噪声和输入失调电压的预放大锁存比较器，其失调误差可以通过数字校正电路得以校正。运放的设计是流水线A/D转换器设计的关键，本文根据A/D转换器性能指标要求，通过对A/D转换器的误差分析，得到了运放的增益和带宽约束；对传统的拓扑结构的运放在设计上作了改进，采用gainbooster技术，实现了高增益、大摆幅及高带宽。出于降低整体A/D转换器功耗的考虑，本设计采用了运放共享技术。\n 设计采用Chartered 0.

关键词：流水线ADC 自举开关运放共享数字校正预放大锁存比较器模数转换器

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10比特、100兆流水线模数转换器的设计和低功耗实现

10比特、100兆流水线模数转换器的设计和低功耗实现

引用

作者：谭珺复旦大学

学位级别：硕士

本文在分析比较了各种高速模数转换器的特点后，完成了一个10比特3．3v电源电压100MHz采样频率的流水线模数转换器的设计和芯片实现。\n 模数转换器采用传统的每级1．5位结构，一共9级流水线结构。另外，电路子模块的设计具有如下的... 详细信息

本文在分析比较了各种高速模数转换器的特点后，完成了一个10比特3．3v电源电压100MHz采样频率的流水线模数转换器的设计和芯片实现。\n 模数转换器采用传统的每级1．5位结构，一共9级流水线结构。另外，电路子模块的设计具有如下的特点：高增益、高带宽的运算放大器与改进的栅压自举(bootstrap)采样开关的结合大大提高了采样保持电路的精度和线性度；优化的偏置电路提高了运放整体的一致性和稳定性；回踢噪声(kickbacknoise)很小的动态比较器使模数转换器在高速采样时钟下能保持各级输出的模拟信号的稳定；双相非交叠时钟产生电路提高了时钟周期的利用率。\n 为了得到低功耗的设计，从结构上选择了功耗相对较小的套筒式运放电路的结构，并且使用动态比较器减小整体的功耗，此外，逐级缩小运放的尺寸以进一步优化功耗。\n 该模数转换器芯片采用Charter0．35um，3．3v，双层多晶，四层金属的CMOS工艺混合信号工艺实现，有效面积为1．1*1．2mm2。芯片的整体功耗为142mW，在100MHz的采样频率时，对于42MHz的正弦信号，仿真具有58．7dB的SINAD。

关键词：模数转换器流水线芯片设计低功耗

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应用于数字电源控制器的模数转换器的设计

应用于数字电源控制器的模数转换器的设计

引用

作者：张国贤复旦大学

学位级别：硕士

目前数字电源在手机、平板电脑、音乐播放器等电子设备中的应用越来越广泛。相比模拟电源,数字电源具有功耗低、鲁棒性强、方便集成、控制算法多样、可编程等诸多优势。而在数字电源控制器中,模数转换器(Analog to Digital Converter, A... 详细信息

目前数字电源在手机、平板电脑、音乐播放器等电子设备中的应用越来越广泛。相比模拟电源,数字电源具有功耗低、鲁棒性强、方便集成、控制算法多样、可编程等诸多优势。而在数字电源控制器中,模数转换器(Analog to Digital Converter, ADC)替代了模拟电源中的误差放大器,在数字电源中发挥关键作用。如何在保证ADC性能的前提下,降低其功耗和面积,成为一个重要课题。本论文首先介绍了数字电源与模拟电源的基本原理,并对二者进行对比,总结出数字电源相比于模拟电源的优势。然后介绍了在数字电源控制器中较为流行的几种ADC架构,进而总结出不同ADC架构的优缺点,以及数字电源系统对ADC的要求。基于数字电源系统的要求,本文提出一种新的ADC架构——脉宽调制型ADC,采用电压-时间,时间-数字两步转换的方法完成模拟电压到数字信号的转换。该ADC通过与数字脉宽调制器(Digital Pulse Width Modulator, DPWM)拙用延迟锁定环(Delay Locked Loop, DLL),节省了数字电源系统的功耗和面积。本文通过对共用DLL技术的分析,总结出了这一技术面临的难点和挑战。该ADC的设计有效位为8bit,采样频率为1 MS/s。在具体的电路设计中,重点对斜波信号发生器、比较器、时间数字转换器(Time to Digital Converter, TDC)模块进行了设计与仿真。在斜波信号发生器的设计中,通过使用电流舵技术,兼顾功耗的同时,提高了斜波线性度；比较器采用轨到轨的静态比较器,保证在规定的输入摆幅内,比较器可以保持比较固定的失调：时间数字转换器采用计数器和延迟链两步量化的结构,并通过逻辑优化,保证了粗细量化的同步与匹配；在版图设计中,重点解决了模拟数字隔离、比较器对称、天线效应等问题。芯片最终在SMIC 0.13μmCMOS工艺下流片,并制作PCB板对芯片进行测试。芯片面积仅为0.03 mm2,功耗仅为60μW；积分非线性(Integral Nonlinearity,INL)为-0.5 LSB～1 LSB,微分非线性(Differential Nonlinearity, DNL)为-1 LSB-0.5LSB,单调性良好；信号噪声失真比(Signal to Noise and Distortion Ratio, SINAD)为42.1dB,有效位6.7位。整体测试结果符合系统要求,同时也较好的实现了低功耗和低面积的设计目标,ADC与DPWM共用DLL技术得到了验证。

关键词：数字电源控制器模数转换器两步转换粗细量化低功耗

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基于CMOS工艺高速低功耗模数转换器集成电路设计

基于CMOS工艺高速低功耗模数转换器集成电路设计

引用

作者：张钧东南大学

学位级别：硕士

随着雷达技术，民用领域的尖端技术的发展以及无线网络技术、高次代通信技术、数字信号处理(DSP)技术、计算机技术和高速数据采集技术的不断发展，信号处理的速度向越来越高的速度迈进，对模数转换器(ADC)的速度要求也越来越高，研制具... 详细信息

随着雷达技术，民用领域的尖端技术的发展以及无线网络技术、高次代通信技术、数字信号处理(DSP)技术、计算机技术和高速数据采集技术的不断发展，信号处理的速度向越来越高的速度迈进，对模数转换器(ADC)的速度要求也越来越高，研制具有自主产权的高速ADC对于雷达、电子对抗、航天航空、导弹和第四代移动通信等诸多高科技领域都有着非常重大的意义。\n 本文首先详细介绍了ADC的性能指标，同时对各种高速的ADC结构进行了分析，指出设计高速ADC的关键因素；接着重点介绍了各种校对技术在ADC设计中的应用，校对技术的应用能够有效的解决在电路设计和芯片制造中产生的误差，提高ADC的精度；然后本文选择全并行结构模数转换器(Flash ADC)作为ADC的结构，采用国内CSMC0.5μmCMOS工艺设计了一个转换速率可达500MSps的ADC。论文系统分析了FlashADC的功能与特性，根据功能划分各个子模块并分别对各个子模块予以研究，在全并行模数转换理论的研究基础上着手实际电路的设计，同时完成了ADC版图的设计。后仿真结果表明，采样时钟为500MSps时，6bit ADC芯片有效位为5.91bit，积分非线性和微分非线性的最大值都分别小于0.5LSB，功耗为356mW。\n 本次高速模数转换器的设计实现，可整体作为一个模块，应用于级联设计高速高精度的ADC。

关键词：模数转换器 CMOS工艺校对技术集成电路设计

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7bit 16MS/s低功耗流水线模数转换器设计

7bit 16MS/s低功耗流水线模数转换器设计

引用

作者：郭娜东南大学

学位级别：硕士

随着现代无线通信系统的发展,低功耗模数转换器(Analog-to-Digital Converter, ADC)是蓝牙、WiFi以及Zigbee等技术降低功耗的关键模块和研究热点。本论文设计了一个应用于低功耗蓝牙收发系统中,分辨率为7bit,采样频率为16MS/s的低功耗... 详细信息

随着现代无线通信系统的发展,低功耗模数转换器(Analog-to-Digital Converter, ADC)是蓝牙、WiFi以及Zigbee等技术降低功耗的关键模块和研究热点。本论文设计了一个应用于低功耗蓝牙收发系统中,分辨率为7bit,采样频率为16MS/s的低功耗流水线型模数转换器。论文详细分析了流水线型(Pipelined)模数转换器的功耗单元,并对流水线型模数转换器进行了低功耗设计。在系统架构上,改进了采样保持结构形成内嵌采样保持电路,在不增加采样误差的前提下降低了功耗;采用运放共享技术以降低功耗,对于运放共享的记忆效应,本文通过极性翻转法来减小其误差;同时,本论文分析并建立了流水线模数转换器的功耗模型,在功耗最优化的基础上确定了单个流水线级电路的量化位数。在模块电路设计上,采用动态比较器降低功耗,并通过冗余位校正技术缓解对比较器失调误差的限制;同时改进了参考电压电路的输出buffer,采用不同输入型的Class-AB buffer代替传统buffer以降低功耗;运算放大器的性能直接影响整个ADC系统的性能,论文给出了详细的运放设计过程,包括运放指标的确定,电路结构的选择,共模反馈方式等。本论文基于SMIC 0.18μm 1P6M CMOS混合信号工艺,完成了低功耗流水线模数转换器的电路原理图和版图设计以及芯片测试。本文设计的流水线型ADC面积为0.29mmm2,输入范围为(-600mV,+600mV),工作在1.8V电源电压下。在16MHz采样频率下对芯片进行测试,输入频率为0.4375MHz,满幅幅值600mV的正弦波信号时,测试结果表明信噪比为36.6dB,无杂散动态范围为41.6dB,有效位数为5.38bit,测试态功耗4.8mW。

关键词：低功耗模数转换器流水线内嵌采样保持运算放大器比较器

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应用于TD-LTE-Advanced终端的模数转换器的研究与设计

应用于TD-LTE-Advanced终端的模数转换器的研究与设计

引用

作者：林涛复旦大学

学位级别：硕士

TD-LTE-Advanced (Time Division-Long Term Evolution-Advanced)是中国具有自主知识产权的第四代运动无线通讯技术。它吸纳了TD-SCDMA的主要技术元素,体现了我国通信产业界在宽带无线移动通讯领域的最新自主创新成果。TD-LTE-Advanced... 详细信息

TD-LTE-Advanced (Time Division-Long Term Evolution-Advanced)是中国具有自主知识产权的第四代运动无线通讯技术。它吸纳了TD-SCDMA的主要技术元素,体现了我国通信产业界在宽带无线移动通讯领域的最新自主创新成果。TD-LTE-Advanced技术的提出,保证了中国在4G无线通讯领域具有核心竞争力,维护了我国在日益激烈的国际竞争中的国家安全,具有非常重要的战略意义和经济价值。本文针对TD-LTE-Advanced技术设计了一款高速高精度低功耗的模数转换器,完成了从系统架构分析、系统建模仿真、电路模块仿真、系统整体电路仿真、版图及提取寄生参数后仿真和硬件实现以及测试验证的整个流程。该模数转换器采用逐次逼近型模数转换器(Successive Approximation Register, SAR ADC)结构,在保证所需的转换速度的同时,能够有效的减小芯片面积,降低功耗,从而节省芯片的成本。该SAR ADC采用了顶级板采样技术,从而省掉了DAC的最高位电容,将采样电容缩小到只需要传统结构的1/2；优化了DAC的桥接电容结构,低位(Least Significant Bits, LSBs)为4bits,高位(Most Significant Bits, MSBs)为7位,有效的减小了LSBs寄生电容对DAC线性度的影响；系统分析了桥接电容结构对DAC线性的影响的分析,并推导了相关公式,提出了一种有效解决LSBs寄生电容影响线性度的解决方法；基于时分复用技术和异步复位思想,提出了一种新颖的控制逻辑,只需要传统结构一半的硬件电路便能实现相同的功能,极大的降低了系统功耗；提出了一种全新的比较器失调电压校正技术,取代传统所采用的预放大电路,来降低比较器的失调电压,有效的解决了比较器低功耗和高精度之间的矛盾。该模数转换器芯片采用SMIC65nm,1.2V,1P8M(单层多晶,8层金属)CMOS混合信号工艺实现,有效面积为0.3x0.2mm2,功耗为2.4mW。版图后仿真结果表明,在50MHz采样率时的最高信噪比(SINDR)为71.5dB,无杂散动态范围(SFDR)为84.5dB, FoM为15.2fJ/conversion。

关键词：逐次逼近型模数转换器桥接电容比较器失调校正时分复用

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基于时间数字转换器的高速低功耗模数转换器设计

基于时间数字转换器的高速低功耗模数转换器设计

引用

作者：包宇成北京工业大学

学位级别：硕士

随着科学技术的发展，高速低功耗的模数转换器(Analog-to-Digital Converter，ADC)在现代通信系统中具有重要的应用价值。当前CMOS集成电路工艺已经进入纳米阶段，电源电压越来越低，传统电压域ADC的实现越来越具有挑战性。得益于特征... 详细信息

随着科学技术的发展，高速低功耗的模数转换器(Analog-to-Digital Converter，ADC)在现代通信系统中具有重要的应用价值。当前CMOS集成电路工艺已经进入纳米阶段，电源电压越来越低，传统电压域ADC的实现越来越具有挑战性。得益于特征尺寸的减小，CMOS数字电路的延时越来越小，功耗越来越低，使得时间域ADC相对于传统电压域ADC展现出更大的优势。因此，高速低功耗的时间域ADC的设计成为近年来国内外学术界关注的热点。　　本论文针对高速低功耗的时间域ADC开展研究，主要研究工作如下:　　(1)提出了一种8-bit的两步式时间域ADC。该ADC由4-bit的粗量化ADC和5-bit的细量化ADC级联组成，级间有1-bit的冗余位来校正粗量化ADC引起的误差。与传统混合结构的ADC相比，两级均采用时间域量化，充分利用了时间域量化高速低功耗的优势。　　(2)传统两级结构ADC设计中，为了满足精度和速度要求，需要使用消耗大量功耗的余量放大器。为了减小功耗，本设计两级之间残差电压的产生和传输采用电容阵列分离电容的方式，在电压域实现了一种无衰减的无源残差传输。通过采用这种无源残差传输的方式，ADC能够具有更好的能耗效率。　　(3)在电路设计上，为了减轻细量化ADC噪声的要求，提出了一种宽输入范围的动态电压时间转换器(Voltage-to-Time Converter，VTC)。针对传统时间数字转换器(Time-to-Digital Converter，TDC)功耗高的问题，提出了一种采用动态延时单元的差分TDC。同时，为了解决时间域量化容易受到工艺，供电电压和温度（Process，Voltage and Temperature，PVT）影响的问题，采用了一种PVT跟随技术并提出了校准的方案，有效减少了PVT变化对该ADC精度的影响。　　本文基于TSMC 65 nm标准CMOS工艺，完成了8-bit，1 GS/s的两步式时间域ADC的设计与流片工作。芯片测试结果表明，本文所设计的ADC在700MHz的采样频率下，输入低频8 MHz的信号，信噪失真比(Signal Noise and Distortion Ratio，SNDR)为42.7 dB，无杂散动态范围(Spurious Free Dynamic Range，SFDR)为54.2 dB，整体功耗为3.1 mW。在静态性能方面，芯片的微分非线性（Differential nonlinearity，DNL）为+1.1 LSB到-0.76 LSB之间，积分非线性（Integral nonlinearity，INL）为+0.98 LSB到-1.14 LSB之间。

关键词：模数转换器时间域量化电容阵列电路设计

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10Bit 50Ms/s流水线结构模数转换器的研究与设计

10Bit 50Ms/s流水线结构模数转换器的研究与设计

引用

作者：陈国平同济大学

学位级别：硕士

本文在详细分析了高速高精度模数转换技术原理的基础上,选择采用九级流水线结构实现具有10位分辨率、50Mhz采样频率的模数转换器电路.文中使用MATLAB建立了数学模型并进行了仿真,提出采用前八级每级1.5比特、第九级2比特的结构能够更好... 详细信息

本文在详细分析了高速高精度模数转换技术原理的基础上,选择采用九级流水线结构实现具有10位分辨率、50Mhz采样频率的模数转换器电路.文中使用MATLAB建立了数学模型并进行了仿真,提出采用前八级每级1.5比特、第九级2比特的结构能够更好地提高精度,并通过了仿真验证.本文设计的九级流水线结构的模数转换器,采用全差分的开关电容电路实现.为了保证开关电容电路处理模拟信号的速度和精度,采用了差分跨导运算放大器,这个放大器采用共源共栅补偿和动态共模反馈,具有很好的增益和带宽.文中研究了单级分辨率对转换器线性度、速度及功耗的影响,确定了单级分辨率的最优值;分析了主要误差源,提出了采用开关电容交替反馈技术降低电容匹配要求从而提高转换器线性度,采用冗余数字校正技术消除失调、非线性及增益误差等技术.本文对设计的电路中各主要模块分别进行了仿真,整个电路在软件上也通过了系统级的仿真.

关键词：流水线结构开关电容模数转换器数学模型

来源：评论

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模数转换器的测试

引用

微电子测试 1992年第4期6卷 7-12页

作者：邵金仙

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12位40兆采样频率流水线结构模数转换器

12位40兆采样频率流水线结构模数转换器

引用

作者：胡小波华中科技大学

学位级别：硕士

该文设计了一个高速、低功耗的流水线结构模数转换器(ADC)。该ADC采用了每级1.5位的冗余数字校正技术,由11级流水线结构组成,降低了对比较器精度的要求,同时兼顾了转换的速度和功耗。在ADC结构选取的理论分析上:从影响ADC性能的各种... 详细信息

该文设计了一个高速、低功耗的流水线结构模数转换器(ADC)。该ADC采用了每级1.5位的冗余数字校正技术,由11级流水线结构组成,降低了对比较器精度的要求,同时兼顾了转换的速度和功耗。在ADC结构选取的理论分析上:从影响ADC性能的各种非理想因素入手,在逐一改善这些非理想因素影响的过程中得到电路的具体结构。在电路的设计上,详细分析、设计并仿真了最影响ADC性能的两个电路模块-运算放大器和比较器:1、运算放大器采用了可以提高运放增益同时不影响运放单位增益带宽的带增益增强的套筒式结构,合理的分析和设计完全避免了该结构的慢的建立特性的缺点,同时比起其它结构有更小的功耗;2、每级子模块中采用了没有直流功耗的差分对动态比较器,具有更好的综合性能。上面两个模块的低功耗设计也降低了整个系统的功耗。设计中还采用了电荷泵将时钟信号提升到5V以降低NMOS开关的导通电阻并减小电荷注入的影响。 ADC中每个模块都通过了功能仿真,达到了所需要的性能指标。整个系统的主要指标为:分辨率为12位、最高采样率为40Ms/S、功耗约为85mW。这个设计的目标是适用于视频信号处理或者作为SOC芯片的一个IP模块。

关键词：模数转换器流水线结构运算放大器动态比较器

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