检索结果-内蒙古大学图书馆

作者：李寿萍国防科技大学

学位级别：博士

随着科学技术的不断发展,我国的航天事业取得了巨大进步。空间站的建立和扩大,太空研究探索活动变得越来越频繁,各种信号的采集和转换需要高精度、低功耗且高可靠性的模数转换器来实现。逐次逼近型模数转换器(Successive Approximation ... 详细信息

随着科学技术的不断发展,我国的航天事业取得了巨大进步。空间站的建立和扩大,太空研究探索活动变得越来越频繁,各种信号的采集和转换需要高精度、低功耗且高可靠性的模数转换器来实现。逐次逼近型模数转换器(Successive Approximation register Analog-to-Digital Converter,SAR ADC)具有中高精度和低功耗的特点,是航空航天应用的首选,成为近年来研究的热点。然而,高性能模拟和数模混合电路对辐射效应较为敏感,加固设计十分困难,是辐射效应研究的重点和难点,SAR ADC设计及其加固仍有许多关键技术需要突破。研究表明,随着半导体工艺技术的不断进步,单粒子瞬态(Single Event Transient,SET)效应已经成为集成电路软错误的主要来源。为保证SAR ADC的可靠性,必须对SAR ADC进行抗辐射加固设计。本文结合现有通用SET加固设计技术,提出SAR ADC的SET加固技术方案。首先设计了一款12位2MSPs采样率的通用SAR ADC,通过模拟仿真分析SAR ADC中不同模块的SET敏感性,在此基础上从模块级和系统级提出相应的加固设计方案,解决实际应用对SAR ADC抗辐射性能的要求,在兼顾其性能的同时,提高SAR ADC在辐射环境条件下工作的可靠性。基于以上工作,本文主要研究内容和创新点如下:(1)提出一种基于比较器的数字前台校准算法,对比较器失调和DAC电容阵列中电容失配进行校准,基于此设计了一款12位分辨率,2MSPs采样率的SAR ADC。模拟仿真结果表明,校准前微分非线性(DNL)和积分非线性(INL)分别为-1.3/+1.5 LSB和-13.1/+13.3LSB,校准后微分非线性(DNL)和积分非线性(INL)分别为-0.64/+0.65 LSB和-1.1/+1.3LSB。校准后,无杂散动态范围(SFDR)从54.52d B提升为84.45d B,有效位(ENOB)从8.78bits改善为11.08bits,动静态性能均显著提高。(2)提出一种基于电容阵列冗余位的数字后台校准算法,对电荷重分配型SAR ADC电容阵列中电容失配进行校准,在此基础上设计了一款12位分辨率,2MSPs采样率的SAR ADC。模拟仿真结果分析表明,校准后微分非线性(DNL)的变化范围从原来的-1.1/+1.2LSB变为-0.6/+0.7LSB。积分非线性(INL)的变化范围由原来的-13/+13.1LSB减小为-1.0/+1.1LSB。无杂散动态范围(SFDR)由原来的61.50d B提高24.13d B,达到85.63d B。有效位数(ENOB)从8.23bits提升至11.36bits。测试芯片总功耗为0.3564m W,其中数字后台校准模块占整体功耗的6%,其功耗优值(Fo M)为67.80f J/conv.-step。(3)提出一种独立分段线性电流源故障注入法,对单粒子发生过程进行更加准确描述。从电路级对SAR ADC各模块进行SET效应敏感性分析。研究发现,比较器和SAR控制逻辑内部发生SET效应时对整体性能的影响最大,是抗辐射加固设计重点关注的模块。(4)提出一种针对动态比较器和SAR控制逻辑的模块级SET加固设计方案。对比较器前置放大电路进行分段加固、自动调零加固。对锁存输出级和SAR控制逻辑中的D触发器采用交叉互锁存储单元(Dual Interlocked storage Cell,DICE)结构进行加固。测试结果对比分析表明,加固后芯片具有更好的抗辐射性能,错误率较加固之前显著下降。

关键词：模数转换器辐射效应单粒子瞬态抗辐射加固

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中高速逐次逼近型模数转换器关键技术的研究

中高速逐次逼近型模数转换器关键技术的研究

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作者：黄禹佳东南大学

学位级别：博士

模数转换器将连续的模拟信号转换为离散的数字信号,是各类电子设备系统不可或缺的一部分。近年来,移动通信终端产业飞速发展,对中高速低功耗模数转换器的需求也随之增长。由于半导体技术的长足进步,深亚微米工艺下晶体管的特征频率显著... 详细信息

模数转换器将连续的模拟信号转换为离散的数字信号,是各类电子设备系统不可或缺的一部分。近年来,移动通信终端产业飞速发展,对中高速低功耗模数转换器的需求也随之增长。由于半导体技术的长足进步,深亚微米工艺下晶体管的特征频率显著提升,其功耗进一步降低,为中高速低功耗模数转换器提供了更多的设计空间,但电源电压的缩减给模拟电路的设计增加了难度。 SAR ADC（Successive Approximation Analog-to-digital Converters,逐次逼近型模数转换器）具有功耗上的优势,其模拟电路较少,数字电路比重较大,可较好适应由晶体管尺寸减小而导致的电源电压缩减情况。先进工艺中,SAR ADC的转换速度迅速提升,可满足中高速低功耗设计的相关要求,高速中高精度的转换器常用SAR ADC以及Pipelined-SAR ADC来实现。同时,超高速中高精度领域也常将单核的SAR ADC转换器进行时间交织。深亚微米工艺下,进一步优化单核SAR ADC的速度、精度与功耗,研究高速中高精度低功耗SAR ADC的关键技术具有重要意义。本文首先研究了高速低功耗SAR ADC场景下的DAC（Digital-to-analog Converters,数模转换器）电容阵列的开关切换方案。本文在已有的switchback开关切换方案基础上,将几种常用的DAC开关切换方案功耗结合对应的比较器输入共模电平进行分析,提出了改进型switchback的DAC开关切换方案。改进型switchback开关切换方案保留了原本switchback方案的功耗优势,与其他几种方案相比,该方案更适应于高速SAR ADC的应用场景。基于改进型switchback开关切换方案,在40nm CMOS工艺下完成了一款160MS/s 12bit SAR ADC的设计、流片与测试。测试结果表明,在输入频率约为7.5MHz的正弦波信号条件下SNDR可达62.1d B,SFDR为81.61d B;在输入频率约为79.9MHz的正弦波信号条件下SNDR为57.18d B,SFDR为75.29d B。接下来,本文进一步研究了基于冗余桥接电容结构SAR ADC的寄生电容校正方案,以提高该SAR ADC的精度。尽管桥接电容结构广泛应用于高分辨率的SAR ADC中,但这种结构下的性能会受到寄生电容的影响。LSB端寄生电容将会引起非线性误差,使得SAR ADC不再是理想的二进制权重,进而导致非线性的增大以及精度的下降。本文通过对已有寄生电容校正方案的研究,提出了基于冗余桥接电容结构的SAR ADC寄生电容校正方案。桥接电容为了提供冗余量,取值为2C0。采用二进制分布的电容阵列作为寄生电容校正补偿电容模块,通过高低位电容权重差的比较,改变补偿电容的大小,最终实现对LSB端寄生电容的校正。为保证校正精度,提出一种基于电荷泵的比较器失调电压校正电路。与之前的校正方案相比,本方案基于顶极板采样结构,可实现较高转换速率。此外,该方案中DAC的所有电容均为整数倍单位电容,匹配性较高。由于工艺误差的影响,DAC电容阵列的实际容值通常会偏离理想值,这种电容失配误差会严重影响整个转换器的线性度。为了进一步改善中高速场景下SAR ADC的精度,本文提出了一种基于遗传算法的SAR ADC电容失配误差校正方案。为了给电容失配误差提供冗余量,该方案采用非二进制冗余权重的SAR ADC结构,与此同时,采用遗传算法对转换结果进行处理,提取由电容失配造成的权重误差来实现校正。与通过电容进行PN注入加上LMS算法进行校正的传统方案不同,该方案是一种前台数字校正算法,不需要再增加额外的扰动。为验证算法的有效性,本文基于40nm CMOS工艺,设计了一个12bit非二进制权重的SAR ADC并进行了原理图仿真,并用遗传算法对仿真的转换结果进行校正。从仿真结果可知,经遗传算法的校正,INL的峰值从+2.22/-2.12LSB降低到+0.81/-0.80LSB,DNL的峰值从+1.79/-1.00LSB降低到+0.99/-1.00LSB。仿真结果表明,该校正方案可以有效改善由于电容失配造成的线性度恶化问题。受制于逐次逼近算法的特点,传统结构的SAR ADC在速度上较难有优势。为了突破SAR ADC传统架构的限制,本文研究了基于2b/cycle SAR ADC的相关技术。2b/cycle的SAR ADC每个子周期可转换2bit,能有效提高SAR ADC的速度。本文采用了插值型2b/cycle SAR ADC架构,通过复用DAC电容阵列提前产生插值比较电平,只需要两组DAC电容阵列即可产生3组差分余量信号,将这3组差分余量信号进行比较,每次得到3个比较结果。这种复用DAC电容阵列提前产生插值电平的方案,在实现高速2b/cycl

关键词：模数转换器逐次逼近型电容阵列冗余校正

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基于LMS的模数转换器N次谐波后台校正算法

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微波学报 2024年

作者：李健行王继康施少乾邓小红上海卫星互联网研究院有限公司上海市卫星互联网重点实验室卫星互联网全国重点实验室

当前大规模MIMO及数字波束赋形相控阵天线等通信设备的集成度、系统带宽不断提升。数字通道集成度的提升使得模数转换器的成本、功耗成为系统设计性价比提升的关键。模数转换器的降功耗、降成本设计往往伴随着模拟性能下降，影响接收杂... 详细信息

当前大规模MIMO及数字波束赋形相控阵天线等通信设备的集成度、系统带宽不断提升。数字通道集成度的提升使得模数转换器的成本、功耗成为系统设计性价比提升的关键。模数转换器的降功耗、降成本设计往往伴随着模拟性能下降，影响接收杂散抑制度（SFDR）等关键性能指标；系统带宽的增大，使得接收链路受阻塞信号的干扰概率变大，其引发的模数转换器非线性成分更容易影响到接收业务信号。因此，对模拟失真的数字补偿算法是当前研究方向之一。本文提出一种针对接收模数转换器N次非线性谐波的后台校正算法和逻辑实现方案。相比业内大部分校正方案，本方案无需依赖外部校正信号，可直接利用接收接收信号基于最小均方算法进行实时后台校正。而且本方案可通过软件配置，灵活实现任意一种小于等于5阶的非线性谐波校正，无需调整硬件架构。最后通过定点仿真，给出本方案针对不同谐波成分的算法校正性能以及相对业内其它方案的优势。

关键词：模数转换器非线性谐波校正最小均方算法后台校正算法

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高性能、低功耗∑△模数转换器的研究与实现

高性能、低功耗∑△模数转换器的研究与实现

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作者：马绍宇浙江大学

学位级别：博士

在2006年提出的《国家中长期科学和技术发展纲要（2006-2020年）》确定未来15年力争取得突破的16个重大科技专项中,第一项就是核心电子器件、高端通用芯片及基础软件。开展高端通用芯片的研发工作,拥有自主知识产权,对于提高我国集成电... 详细信息

在2006年提出的《国家中长期科学和技术发展纲要（2006-2020年）》确定未来15年力争取得突破的16个重大科技专项中,第一项就是核心电子器件、高端通用芯片及基础软件。开展高端通用芯片的研发工作,拥有自主知识产权,对于提高我国集成电路产业的整体竞争力具有重要的意义。对于数模混合集成电路以及模拟集成电路这类高端通用芯片而言,设计水平集中体现在对芯片噪声、失真、功耗等性能指标的严格控制上,技术门槛相对较高。另一方面,随着我国多媒体数字音视频SOC芯片的迅速发展,业界迫切需要有自主研发的基于CMOS工艺的高性能、低功耗的音频模数转换器芯片。本文在这样的背景下开展研究,目标是实现一款高性能、低功耗的高端音频模数转换器,综合技术指标达到国内领先、国际同类产品的水平。 ∑△调制是一种在大规模集成电路（VLSI）工艺中实现高分辨率模数转换器的有效方法,非常适合于数字音频应用。结合过采样、噪声整形和数字滤波技术,基于∑△调制的模数转换器能够实现16位以上的分辨率。这种方法对于模拟电路的非理想性相对不敏感,从而可以充分利用现代大规模集成电路工艺高集成度的优势,实现低成本的高性能模数转换器。本文针对高性能、低功耗的∑△模数转换器的设计和实现进行了全面而深入的研究,主要工作和创新点包括: 1、深入分析∑△调制器实现的非理想性因素,及其对于∑△调制器的性能影响。对于高分辨率∑△调制器,开关电容电路实现的非理想因素引入的误差往往会成为限制系统性能的主要误差来源。通过严格的理论分析,推导出了各种非理想因素引入调制器基带噪声功率的增量。定量了解各种电路参数对于不同∑△调制器性能的影响,提供∑△调制器结构选择和优化的依据,而且使电路设计过程更具针对性。 2、针对本课题采用的2-1级联∑△调制器进行系统优化。首先证明了2-1级联∑△调制器适用于高分辨率、低功耗的应用:一方面,在保证稳定性的同时,2-1级联调制器结构对于电路非理想性的敏感度相对较低;另一方面,对于同样的动态范围要求,由于2-1级联调制器输入信号的过载幅度接近满量程,因此能够采用相对较小的采样电容,从而实现更低的功耗。通过调制器的系数优化和信号缩放,2-1级联∑△调制器能够在标准CMOS工艺中实现高分辨率、低功耗的设计目标。利用行为模型对2-1级联调制器进行快速而有效的仿真验证,同时综合得到各个组成模块的性能约束。 3、在标准CMOS工艺下,采用开关电容电路技术,实现了高分辨率、低功耗的2-1级联∑△调制器。设计了一种高能效的A/AB类跨导放大器,在仅消耗0.8mA电流的情况下,达到100V/μs以上的压摆率。根据热噪声要求,各级积分器采用不同的采样电容,对各级积分器中跨导放大器进一步进行功耗优化。对于线性度要求极高的输入信号采样电路,采用一种新颖的栅源自举开关,实现了恒定的过驱动电压,有效的减小了采样信号的失真。采用低功耗的动态比较器,实现1位量化。为了电路的完整性,调制器中还包含了高电源抑制比的参考电流源和多相位时钟生成电路。 4、本文还实现了针对于2-1级联∑△调制器,降采样率为128的数字抽取低通滤波器。充分利用Matlab中成熟的滤波器设计工具包,大大简化了设计过程。滤波器的实现采用多级级联方式,串行算法实现“乘-累加”单元,有效减小了硬件开销。通过FPGA验证,数字抽取滤波器能够达到0.001dB的通带纹波和100dB以上的阻带衰减,满足整个∑△模数转换器的设计要求。 5、采用中芯国际0.18μm CMOS混合信号工艺实现了单芯片∑△模数转换器,包括∑△调制器和数字抽取滤波器。测试得到模数转换器芯片能够在音频带宽内达到93dB的动态范围、92dB的信噪比和88dB的信噪失真比。与国内近几年测试成功的∑△调制器比较,本设计能够实现较高的功率效率,设计水平在国内处于领先水平。针对高端音频应用,论文对∑△模数转换器进行了深入的研究,设计并实现了能够与国外同类产品性能相当的18位模数转换器芯片。考虑到系统的便携应用,芯片采用低功耗的设计方法,从而能够实现尽量低的功耗。通过该芯片的正向设计,形成了一套从系统设计、电路设计、版图设计到流片验证的一套完整的数模混合电路设计流程,并掌握了18位高性能、低功耗的音频模数转换器这一高端通用芯片的完全自主知识产权。

关键词：模数转换器 ∑△调制噪声整形过采样数字抽取滤波器开关电容数字音频低功耗

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连续时间sigma-delta模数转换器研究

连续时间sigma-delta模数转换器研究

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作者：华斯亮中国科学院声学研究所

学位级别：博士

模数转换器(Analog-to-Digital Converter，ADC)是作为连接模拟世界数字世界的桥梁，对模拟信号处理和数字信号处理都有着重要的意义。一般认为，基于过采样和噪声整形的sigma-delta结构的模数转换器适用于低速率、高精度的应用。但这... 详细信息

模数转换器(Analog-to-Digital Converter，ADC)是作为连接模拟世界数字世界的桥梁，对模拟信号处理和数字信号处理都有着重要的意义。一般认为，基于过采样和噪声整形的sigma-delta结构的模数转换器适用于低速率、高精度的应用。但这种局面已经改变，现代sigma-delta模数转换器持续往高速、高精度、低功耗三个方向发展。连续时间结构的sigma-delta模数转换器由于其低功耗、隐含的抗混叠滤波、低噪声并易于驱动的输入等优点，成为了该领域研究的热点。本论文针对便携式产品中的低功耗、高速度、中高精度的模数转换器的需求，瞄准国际先进的模数转换器尖端结构，探索连续时间结构调制器系统级设计新方法，解决了低功耗管理的若干关键问题，研究并设计了连续时间sigma-delta模数转换器。\n 本文首先介绍了sigma-delta模数转换器的基本原理和结构，比较了连续时间结构与离散时间结构在采样方式、滤波器、量化器和反馈实现方式的不同。在对比了两者的优缺点之后，分析了在本文中使用连续时间结构的原因。\n 本文系统地研究了sigma-delta模数转换器环路滤波器函数系统级设计方法，提出一种新的连续时间sigma-delta调制器设计方法。相对于传统的方法，该方法增加了CT-DT变换，把连续时间环路滤波器转换到离散时间状态空间，利用离散时间环路滤波器的成熟的设计平台进行设计，可以减少设计的反复，使设计快速收敛。论文在0.18μm CMOS工艺下完成了连续时间3阶单环4比特量化调制器的电路设计和版图设计。结果表明将时钟抖动、多余的环路延时、积分系数变化、数模转换器非线性等非理想性因素建模后，系统设计结果与实际设计结果类似，对版图提取寄生参数后仿真结果显示，调制器在信号带宽800kHz下可以达到13.3比特有效位数，总功耗6.67mW，可应用于便携式通信领域，如手机电视等。\n 在便携式产品中，功耗已经成为产品关注的重要因素之一。本文研究了低电压下的电源管理，提出一种改进的低压带隙基准电路。改进后的低电压带隙基准电路兼容标准的CMOS工艺，不需要特殊的MOS管，内置启动电路，连接和使用方便。经流片测试，整个电路总电流为7μA，功耗约15μW，在电源电压1.4-3.6V和温度-40℃到125℃下都可以工作，为sigma-delta模数转换器提供稳定的电压偏置和参考电流。本文还提出时钟频率控制的休眠技术，代替传统休眠引脚的方法。经流片测试，时钟频率控制的休眠电路休眠和唤醒频率为40kHz-60kHz，唤醒时间小于0.5ms。该方法特别适用于模数转换器等存在时钟输入管脚的混合信号处理芯片的休眠和唤醒控制，可以减少引脚、降低芯片成本、简化外部连接。\n 为了解决连续时间sigma-delta模数转换器系数随工艺变动的问题，本文提出一种自校准和外部校准相结合的校准方法。针对连续时间sigma-delta模数转换器的结构，探索了低成本、适用于大规模生产的自校准方法，提出了可对电容值、电阻值和MOS管校准的自校准算法。算法的执行时间为1～5.5ms，总门数约为1858门。外部校准采用IEEE1149.1协议，可以配置模数转换器的带宽，便于SOC的可重用和集成。同时，可以获取内部的系数，通过接口对内部校准系数的直接修改，可以个别地调节模数转换器的系数，观察性能，便于自校准算法的改进，更好的研究连续时间sigma-delta模数转换器。整个系数校准电路，包括自校准电路和外部校准电路的规模约为3673门。\n 综上，本文对连续时间sigma-delta模数转换器取得了一定的研究成果，为便携式产品中的低功耗、高速度、中高精度的模数转换器的发展作出了贡献。

关键词：模数转换器 Sigma-Delta 连续时间电源管理环路滤波器

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基于先进工艺的低电压低功耗流水线模数转换器研究与设计

基于先进工艺的低电压低功耗流水线模数转换器研究与设计

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作者：范明俊复旦大学

学位级别：博士

随着第三代移动通信(3G)网络的快速发展,通信终端产品和消费类电子产品需求剧增,应用于这些产品中的10至12位数十兆赫兹低功耗流水线模数转换器成为了国际学术界和工业界研究的热点。通常这类模数转换器作为重要的数模混合信号模块嵌入... 详细信息

随着第三代移动通信(3G)网络的快速发展,通信终端产品和消费类电子产品需求剧增,应用于这些产品中的10至12位数十兆赫兹低功耗流水线模数转换器成为了国际学术界和工业界研究的热点。通常这类模数转换器作为重要的数模混合信号模块嵌入在整个应用系统的SOC上,需要能兼容数字工艺和数字系统的低电源电压,并且追求低功耗。本论文对流水线模数转换器进行了全面的分析,在先进工艺下从低电压、低功耗的角度对12位数十兆赫兹流水线模数转换器在系统层面和电路结构层面做了深入研究,主要研究内容如下： (1)提出了新型低功耗低电压两级运算放大器。它可以工作在1.2V甚至更低的电源电压下,在两级运算放大器的第一级和第二级都采用Class-AB技术,从而增大了压摆率和跨导,缩短了信号建立时间。在相同的功耗和负载情况下,新型运算放大器可以达到普通两级运放的两倍带宽。 (2)采用了采样前端路径匹配电路,消减了无采样保持器情况下信号通路的不对称引起的非线性。提出采样前端时序产生电路,根据现有的时钟树结构,通过增加与门和输入两倍的采样频率时钟,可以精确实现前端时序,避免了采用传统时钟电路实现时反向器链太长、时间延迟不易控制、时钟抖动(Jitter)大的现象。 (3)分析了65nm 1.2V CMOS先进工艺下,所出现的负偏置温度不稳定性(NBTI)、阱临近效应(WPE)和浅沟槽隔离(STI)应力效应等非理性因素及其对电路性能的影响。依据这些非理性因素的物理模型,研究了克服这些非理想效应的物理版图优化方案,提高了物理版图设计的可制造性和后仿真性能。 (4)提出了改进型CMOS开关作为余量增益电路(MDAC)中信号通路开关,在低电压(1.2V)和相同尺寸下,改进型CMOS开关相比传统CMOS开关导通电阻要小50%。 (5)采用了高性能低抖动的片上时钟驱动电路。利用测试板输入差分正弦波,再通过芯片内部的预防大电路产生时钟信号,这种方式抑制了共模抖动,时钟抖动可以达到0.5ps以下,并且可以通过设计、仿真预防大电路预估时钟抖动的大小。基于上述研究,本论文完成了两个低电压低功耗模数转换器设计实例：第一个是采用中芯国际集成电路制造有限公司(SMIC) 0.13um 1.2V,单层多晶、八层金属混合信号CMOS工艺实现的12-B 40-MS/s流水线模数转换器,测试结果表明,在输入10.2兆赫兹信号下,此模数转换器的信噪失真比(SNDR)为60.2dB,信号噪声比(SNR)为60.5dB,无杂散动态范围(SFDR)可以达到78.2dB,总谐波失真可以达到-75.5dB,差分非线性(DNL)为±0.45 LSB,积分非线性(INL)为-6-4 LSB,在1.2V电源电压下功耗为15.6m,W；第二个是采用SMIC 65nm 1.2V单层多晶、七层金属、低泄漏CMOS工艺实现的12-B 50-MS/s流水线模数转换器,已送出流片,后仿真性能在TT 75°工艺角下SFDR为83.2dB, SNR为74.1dB, SNDR为73.4dB,有效位数(ENOB)为11.9位,在1.2V电源电压下,总体功耗为59mW。

关键词：模数转换器流水线低功耗低电压运放共享自举开关 65纳米运算放大器采样前端开关电容比较器时钟抖动

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低功耗电荷重分配式CMOS逐次逼近型模数转换器研究

低功耗电荷重分配式CMOS逐次逼近型模数转换器研究

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作者：王浩西安电子科技大学

学位级别：博士

目前可穿戴设备、医学植入器件和无线传感网络等电池驱动设备越来越普及,但是电池容量却没有获得突破性进展,所以要求这些设备的功耗尽可能低,来延长它们的使用时间。作为这些设备的核心部件,模数转换器(Analog-to-Digital Converter,A... 详细信息

目前可穿戴设备、医学植入器件和无线传感网络等电池驱动设备越来越普及,但是电池容量却没有获得突破性进展,所以要求这些设备的功耗尽可能低,来延长它们的使用时间。作为这些设备的核心部件,模数转换器(Analog-to-Digital Converter,ADC)是连接模拟信号和数字信号的“桥梁”,所以其功耗也必须尽可能的低。在各类ADC中,逐次逼近型(Successive Approximation Register,SAR)ADC结构简单、模拟电路少、功耗低,并且随CMOS工艺的演进,功耗持续降低,所以SAR ADC是低功耗ADC的良好选择。SAR ADC中功耗最低的是电荷重分配结构,因为它并没有静态功耗,并且二进制搜索算法最有效,因此得到广泛应用。所以,本文重点研究了低功耗电荷重分配式SAR ADC的电容开关方法和相关电路实现。1.论文系统分析了SAR ADC的核心模块,包括数模转换器(Digital-to-Analog Converter,DAC)电容网络、采样开关、比较器和SAR控制逻辑。详细分析了几种典型DAC电容网络(传统结构、单调结构、基于共模电平VCM结构、三电平结构)的开关能量和线性;阐述了采样开关的两种实现方式,即传统MOS开关和栅压自举开关;分析了三种低功耗比较器,即单级动态比较器、两级全动态比较器和时域比较器;分析了SAR控制逻辑的三种实现方式,即静态SAR控制逻辑、半动态SAR控制逻辑和动态SAR控制逻辑。2.论文提出了四种低功耗DAC电容网络开关方法,包括两电平少开关结构、多电平结构、两电平高能效结构和三电平浮置电容结构。(1)两电平少开关结构开关方法基于单调结构开关方法,使用C-2C结构电容替换参考单位电容。与10位传统结构开关方法相比,其开关能量减少了90.61%,单位电容数量减少了74.7%,开关数量减少了41.18%。(2)多电平结构开关方法采用了5个参考电平(VREF,0.75VREF,VCM,0.25VREF和地),因为三电平一般需要电压基准产生电路,所以很容易产生5个电平。与10位传统结构开关方法相比,其开关能量减少了99.2%,单位电容数量减少了87.5%。(3)两电平高能效结构开关方法也是基于单调结构开关方法,重置序列为(0 1…1)而不是(1 1…1),参考单位电容通过两个C/2并联实现。与10位传统结构开关方法相比,其开关能量减少了95.31%,单位电容数量减少了74.7%。(4)三电平浮置电容结构开关方法使用浮置电容,实现从最小电容开始切换参考电平而不是从最大电容开始切换参考电平。与10位传统结构开关方法相比,其开关能量减少了99.6%,单位电容数量减少了87.21%。3.论文基于55 nm 1P7M 2.5 V CMOS工艺,设计了8位1.0 V 1-KS/s SAR ADC。提出了三电平DAC电容网络开关方法,其DAC输出电压共模电平和输入信号共模电平一致,在整个转换过程中不发生变化,与传统结构开关方法相比,开关能量减少了93.74%,单位电容数量减少了74.8%。为了降低漏电功耗,采用叠加CMOS结构实现采样开关,与同等沟道长度的非叠加CMOS开关相比,漏电流降低了将近一半。为了进一步降低功耗,比较器采用了纯锁存器构成的动态比较器,SAR控制逻辑采用了静态逻辑移位寄存器和动态逻辑锁存器实现的半动态SAR控制逻辑。流片测试结果显示,微分非线性(Differential Nonlinearity,DNL)误差为0.89/-0.64 LSB,积分非线性(Integral Nonlinearity,INL)误差为0.71/-0.97 LSB。在接近奈奎斯特输入信号频率、1.0 V电源电压情况下,该SAR ADC消耗7.9 n W,获得的ENOB为7.29位,FOM值为50.5 f J/conv.-step,芯片有效面积为160?270μm2。

关键词：模数转换器逐次逼近电荷重分配式低功耗两电平少开关结构多电平结构三电平浮置电容结构

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高速低功耗模数转换器的研究与设计

高速低功耗模数转换器的研究与设计

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作者：周宗坤中国科学院大学

学位级别：博士

模数转换器作为将模拟信号转化为数字信号的重要电路模块，广泛应用于无线通信、图像处理、医疗电子和仪器仪表等领域。随着集成电路工艺以及数字信号处理技术的不断发展，对模数转换器在速度、精度和功耗上的要求也越来越高。　　流水... 详细信息

模数转换器作为将模拟信号转化为数字信号的重要电路模块，广泛应用于无线通信、图像处理、医疗电子和仪器仪表等领域。随着集成电路工艺以及数字信号处理技术的不断发展，对模数转换器在速度、精度和功耗上的要求也越来越高。　　流水线型模数转换器一直是高速高精度模数转换器的主要实现方式。然而多级结构的设计以及对模拟电路的高要求，如高增益高带宽的运算放大器，使得流水线模数转换器的功耗较大。另外随着工艺的进步，电源电压不断下降，给模拟电路的设计带来了新的挑战。逐次逼近型模数转换器结构简单，且大部分为数字电路，更适合低功耗的设计。本文分别对流水线和逐次逼近模数转换器进行了研究和设计，并在二者基础之上，设计了一款流水线与逐次逼近相结合的混合结构模数转换器，以实现高速高精度低功耗的目的。　　本文的主要工作和创新点如下:　　(1)流水线型模数转换器的设计与实现。基于130nm CMOS标准工艺设计了一款120MS/s采样率、12比特的流水线型模数转换器。文中提出了一种时钟辅助高速动态比较器结构，并应用于第一级流水线中，相比于传统结构节约了88.2％的功耗。同时，提出了一种单端转差分结构的片内参考电压驱动电路，避免了高带宽运放的使用，减小了功耗。无采样保持电路结构、级电路缩减小和数字校准技术的运用，使得电路在实现高性能指标的同时降低了总功耗。芯片测试结果显示，在120MS/s采样率，9.95MHz输入信号频率条件下，信噪比达到67.16dB，信噪失真比为66.9dB，无杂散动态范围为83.6dBc，积分非线性和差分非线性分别在±0.8LSB和±0.25LSB以内，总功耗为180mW。　　(2)双通道逐次逼近型模数转换器的设计与实现。基于55nm CMOS工艺设计了一款采样率50MS/s，分辨率10比特的双通道逐次逼近型模数转换器。本文采用了去除终端电容的分段电容数模转换器结构，与传统结构相比，显著减小了芯片面积和功耗。比较器采用动态比较器，并通过失调校准电路减小比较器失调电压。测试结果显示，在50MS/s采样率下，输入信号10MHz，信噪比为41.93dB，无杂散动态范围为46.68dBc。差分非线性为-1～6.5LSB，积分非线性为-6.4～12LSB，芯片核心功耗约为600uW。经分析，电容失配是导致性能偏差的主要原因。　　(3)流水线逐次逼近型模数转换器的研究与设计。本文基于55nm CMOS工艺设计了一款流水线与逐次逼近混合结构的模数转换器。该模数转换器采用两级流水线结构，每一级均为逐次逼近模数转换器。文中提出了一种非二进制电容结构的双数模转换器架构，同时优化了逐次逼近逻辑电路，将比较器输出到开关控制的逻辑延迟减小到两个逻辑门延迟大小，实现了采样速率的提高。仿真结果表明，在200MS/s采样率下，输入信号在92.9MHz条件下，信噪比达到73.21dB，无杂散动态范围为83.74dBc。

关键词：模数转换器电路设计信噪比

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高速折叠内插型3GS/s 12位模数转换器研究

高速折叠内插型3GS/s 12位模数转换器研究

引用

作者：刘华森中国科学院大学

学位级别：博士

高速高精度ADC芯片是未来移动通信系统、软件无线电、高端测试设备等系统中的核心器件，有着广阔的应用前景，是国内外热门的研究领域。本论文对高速折叠内插型3GS/s12位的ADC进行了研究，主要研究成果和创新点如下:　　(1)基于对时域交... 详细信息

高速高精度ADC芯片是未来移动通信系统、软件无线电、高端测试设备等系统中的核心器件，有着广阔的应用前景，是国内外热门的研究领域。本论文对高速折叠内插型3GS/s12位的ADC进行了研究，主要研究成果和创新点如下:　　(1)基于对时域交织ADC架构的分析，提出了一种4通道交织外加1通道参考的ADC架构。通过时间交织结构来提高整个ADC的工作速度，引入参考路子ADC用来对交织ADC的交织误差进行校准。参考通道的引入为采样时刻偏差的校准实现提供了便利，同时也给失调和增益误差的校准提供了不同的方案。　　(2)基于对折叠内插型ADC的深入分析，提出了一种折叠因子为3、内插因子为3的流水线型折叠内插子ADC架构。该架构通过采用6级流水线级联的方式减小了非理想因素对电路带来的影响。这种结构的使用使得ADC的量化可以采用分布式量化的方式，和传统结构相比节省了一个粗量化的ADC。　　(3)基于折叠内插ADC架构的特性，设计了一种前台校准算法来对子通道ADC的非线性进行校准。由于折叠放大器的开环特点的存在使得折叠内插型ADC对于器件的失配非常的敏感，在进行小尺寸的电路设计时很难能够保证ADC的线性度。设计的前台校准算法能够有效的降低ADC的DNL和INL，使子通道ADC保持在一个良好的线性度。　　(4)基于对时域交织误差模型的分析，设计了一种后台校准算法来对交织通道间的失调、增益误差、采样时刻偏差这三项交织误差进行校准。此算法保证了不同的子ADC在工作时能够保持良好的一致性。　　(5)研制了一款基于40nm CMOS工艺的3GSps12bit的4通道时域交织ADC，内部集成了4路折叠因子为3的6级流水线级联的折叠内插ADC，片上带有前台校准能够对子路ADC的非线性进行校准，片上带有后台校准能够对交织通道的交织误差进行校准。该ADC的DNL和INL分别为+1.7/-1LSB、+1.46/-1.46LSB;低频时ENOB和SFDR分别为8.7bit和72dBc，ERBW超过2.8GHz。

关键词：模数转换器折叠内插结构误差校准时间交织

来源：评论

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高速流水线模数转换器关键技术研究与芯片设计

高速流水线模数转换器关键技术研究与芯片设计

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作者：王林锋东南大学

学位级别：博士

随着无线通信技术的快速发展,5G通信技术已成为全球性研究的热点,峰值数据传输速率将达到10Gbit/s,需要模数转换器(Analog to Digital Converter,ADC)的转换速率达到几GS/s,同时对ADC的精度、芯片面积和功耗也提出了很高的要求。流水线... 详细信息

随着无线通信技术的快速发展,5G通信技术已成为全球性研究的热点,峰值数据传输速率将达到10Gbit/s,需要模数转换器(Analog to Digital Converter,ADC)的转换速率达到几GS/s,同时对ADC的精度、芯片面积和功耗也提出了很高的要求。流水线型模数转换器(PipelineADC)和折叠插值模数转换器(Folding and Interpolating ADC,F&I ADC)是采用单通道实现高速转换器的主要类型。所以研究以流水线和折叠插值结构为基础的高速ADC具有重要的意义本课题以Pipeline ADC和F&IADC为研究对象,对进一步提高其转换速率和降低功耗的关键技术进行深入探讨,其主要研究内容如下:(1)本文对Pipeline ADC的基本原理及冗余位数字矫正算法进行分析,对系统中的主要误差机制、单元电路的电路结构和设计方法进行深入研究。并对MDAC的闭环建立行为以及开关导通电阻对建立行为的影响进行解析分析。对深亚微米CMOS工艺下高速、高精度Pipeline ADC及其单元电路的设计方法进行研究。提出一种对称性栅压自举开关,通过采用新型的电路技术来克服电荷注入效应、开关管体效应、以及减小开关管栅极寄生电容。提出一种高速、低回踢噪声比较器,通过在前置放大器的输入管添加交叉耦合电容的方式,来抑制锁存器两端的电压跳变对前置放大器输入端信号的干扰,并优化比较器的电路结构,将回踢噪声由原来的1.5mV减小到0.5mV。在此基础上在65nm CMOS工艺下设计实现一款12bit500MS/s高速Pipeline ADC,仿真结果表明该ADC的工作速率可达800MS/s,且在采样频率为500MS/s时功耗只有225mW。(2)本文对高速Pipeline ADC中的关键电路模块,带有输入缓冲器的前端采样保持电路进行研究,对超级源跟随器的电路结构及其线性化技术进行深入研究。在此基础上,以超级源跟随器为基本结构,在65nm CMOS工艺下设计实现了一款带有输入缓冲器的高速、高精度采样保持电路。此电路中,超级源跟随器采用两个电压-电压负反馈环路来降低输出阻抗和提高线性度。此采样保持电路在1.5GS/s高速采样下,线性度达到了 12.6bit,功耗只有27mW。(3)为了进一步提高PipelineADC的速度和降低其功耗,提出了一种负载平衡结构高速Pipeline ADC系统架构。此系统架构采用非标准级间增益级、运放和电容共享以及等比例缩小技术、无前端SHA结构来实现相邻两级共享运放闭环建立时的负载平衡,增加了 ADC的速度,优化了系统的性能。同时对此方案中的共享运放输入端寄生电容和共享电容的电荷记忆效应进行了深入分析,并提出了解决方案,在此基础上在65nm CMOS工艺下设计实现了一款12bit 500MS/s高速Pipeline ADC,其整体功耗只有147mW。(4)针对F&IADC在粗细量化通道协同编码结构中,细量化通道中最低位比较器因失调等非理想因素导致的误判引起的ADC第六位的错误编码,在系统结构上进行了深入研究,提出了一种数字编码矫正电路。在此基础上,在TSMC0.18μm CMOS工艺下实现了一款带有数字编码矫正电路的8Bit lGS/s高速F&I ADC,测试结果表明此矫正电路对ADC第六位编码进行了矫正,提高了 ADC的性能。

关键词：模数转换器流水线折叠插值采样保持放大器负载平衡无采样保持结构记忆效应运放共享电容共享

来源：评论

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