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范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
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文献类型

2 篇 学位论文

馆藏范围

2 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

2 篇 工学
- 2 篇 电子科学与技术（可...

主题

2 篇 逐次逼近模数转换...
2 篇 残差电压放大器
1 篇 模数转换器
1 篇 比较器
1 篇 流水线模数转换器
1 篇 两级流水线结构
1 篇 亚稳态

机构

2 篇 电子科技大学

作者

1 篇 黄琴
1 篇 何沁

语言

2 篇 中文

检索条件"主题词=残差电压放大器"

共 2 条记录，以下是1-10 订阅

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详细简洁

排序：

高速低亚稳率Pipelined-SAR ADC的研究与设计

高速低亚稳率Pipelined-SAR ADC的研究与设计

引用

作者：黄琴电子科技大学

学位级别：硕士

近年来,随着智能手机、汽车电子系统、人工智能系统等行业的发展,半导体行业发展迅速。ADC连接着数字世界和模拟世界,在集成电路领域中是极其重要的电路模块,信号传递的质量、速度和它的电路性能息息相关,因此,研究和设计高性能的ADC电... 详细信息

近年来,随着智能手机、汽车电子系统、人工智能系统等行业的发展,半导体行业发展迅速。ADC连接着数字世界和模拟世界,在集成电路领域中是极其重要的电路模块,信号传递的质量、速度和它的电路性能息息相关,因此,研究和设计高性能的ADC电路是非常有意义的。目前常见的ADC的种类有快闪型(Flash)ADC、Sigma-Delta型ADC、流水线型(Pipeline)ADC、逐次逼近寄存器型(Successive Approximation Register,SAR)ADC等。Pipeline ADC以流水线式的模式工作,广泛应用于高速中高精度的场合。SAR ADC电路的结构简单,广泛应用于在高速低功耗中精度的场合。比较器作为ADC的核心模块,它的亚稳态会对ADC电路的整体性能造成影响,在高速ADC电路中比较器的亚稳态问题更为严重。本文设计了一款10位高速低亚稳率流水线逐次逼近模数转换器(PipelinedSAR ADC),结合了传统Pipeline ADC和SAR ADC电路的优点,同时改善了这两种结构的缺点。首先,阐述了比较器的亚稳态,分析了影响比较器亚稳态的因素,并总结了目前已发表的降低比较器亚稳率的方案,然后提出了本文采用的降低比较器亚稳率的方案,即使用两个相同的比较器,改进了比较器逻辑电路、DAC电容阵列电路,并建模验证了方案的可行性和有效性。随后,对Pipelined-SAR ADC进行MATLAB行为级建模,验证了所采用的ADC结构的有效性,通过分析仿真数据,确定了所设计的ADC电路的基本结构。本次设计的ADC采用两级流水线结构,第一级子ADC为5位SAR ADC结构,第二级子ADC位6位SAR ADC结构,包括一位冗余位,通过残差放大器连接两级ADC电路。本文设计的Pipelined-SAR ADC电路是在CMOS 28nm工艺下实现的,电路中的电源电压为0.9V,在580MHz的采样频率下对Pipelined-SAR ADC电路的整体性能进行仿真,当输入信号位奈奎斯特频率时,电路的有效位数是8.88bit,无杂散动态范围SFDR为68.0dB,信噪失真比SNDR为55.21dB,电路功耗为9.109mA,品质因子FoM值为30fj/conv-step。

关键词：逐次逼近模数转换器流水线模数转换器比较器亚稳态残差电压放大器

来源：评论

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14位高速Pipeline_SAR模数转换器的研究与设计

14位高速Pipeline_SAR模数转换器的研究与设计

引用

作者：何沁电子科技大学

学位级别：硕士

半导体行业的发展日新月异，沟道长度的不断缩短已经偏离了曾经的摩尔定律。在此基础上，芯片面积也相应减小，电路的电源电压也大幅度降低。市场对电路性能要求不断提高，高性能的电路设计给行业人员带来了巨大的挑战。结构的不断创新... 详细信息

半导体行业的发展日新月异，沟道长度的不断缩短已经偏离了曾经的摩尔定律。在此基础上，芯片面积也相应减小，电路的电源电压也大幅度降低。市场对电路性能要求不断提高，高性能的电路设计给行业人员带来了巨大的挑战。结构的不断创新以及对应不用环境下更为契合的折衷将会是设计者的选择方向之一。本篇论文立足当今行业发展，设计了一款精度为14位的流水线逐次逼近模数转换器（Pipeline_SAR ADC）。相较于传统的模数转换器结构，本设计在结构上做了创新，充分利用了各种电路结构的优势并且加以结合，在40nm工艺下完成了对该电路的设计与仿真。　　首先，针对这种较新颖的结构进行Matlab建模，充分验证了流水线逐次逼近结构的有效性和合理性，并对大量数据仿真结果进行仔细的对比与优化，确定了所设计的14位Pipeline_SAR ADC的分段方式和基本架构。其中，设计采用了两级流水线结构，每一级的子ADC由SAR ADC构成，第一级SAR ADC设计为6位精度，第二级SAR ADC设计为9位精度，通过两级间的冗余连接来实现总体14 位的有效精度。本文还对模拟电路部分的关键模块和数字电路部分的关键模块进行了优化改进设计，并完成了整体电路版图的布局布线设计与实现，最后完成了系统的总体仿真工作。　　其次，为了降低电路的整体功率消耗，两级子ADC之间的残差电压放大器采用了一种新颖的结构，这种结构应用于开环条件下，相较于传统的闭环应用可以大幅度地降低放大器的功耗。除此之外，这种结构的放大器在对放大倍数要求不高的情况下可以实现较好的线性度，并且其放大时间较短也不随输入信号幅度变化。　　最后，在Cadence软件上利用40nm工艺库搭建了电路，在111.11MHz的采样频率下进行整体量化仿真，当输入信号频率为19.96MHz时，电路前仿有效位数为12.408位，无杂散动态范围SFDR为81.548dB，信号噪声失真比SNDR为75.972 dB，功耗为6.87mW。

关键词：逐次逼近模数转换器模数转换器残差电压放大器两级流水线结构

来源：评论

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