检索结果-内蒙古大学图书馆

作者：吴昱操电子科技大学

学位级别：博士

无论是在宇宙环境还是在核应用环境中,因半导体辐射效应的存在,可能使器件和硅基集成电路出现性能退化,甚至损坏,从而造成整个系统的崩溃,导致灾难性的后果。国外在这方面的研究已有较多的积累,特别是在航天领域,推出了不少成熟的商用... 详细信息

无论是在宇宙环境还是在核应用环境中,因半导体辐射效应的存在,可能使器件和硅基集成电路出现性能退化,甚至损坏,从而造成整个系统的崩溃,导致灾难性的后果。国外在这方面的研究已有较多的积累,特别是在航天领域,推出了不少成熟的商用抗辐射加固芯片和模块。然而我国在相关领域核心技术的研究起步较晚,对比国外先进技术尚存一定的差距,因此,在加大对硅基器件和硅基集成电路抗辐射加固技术研究力度的同时,加强基于标准工艺的器件和电路的抗辐射加固研究,有利于加速国内抗辐射加固技术的形成和推广应用。掌握关键的抗辐射加固方法,打破国外的技术壁垒,对促进我国相关产业的发展具有重要意义。本文在对国内外相关研究现状,特别是抗辐射加固方法和辐射效应测试的分析基础上,基于标准180nm双极-互补-双扩散金属氧化物半导体（Bipolar CMOS DMOS,BCD）工艺,从设计抗辐射加固的版图和电路两个层面,针对硅基器件和硅基集成电路,以环栅器件和LDO电路为研究对象,进行了包含多种环栅器件结构、环栅器件在集成电路中的应用、总剂量辐射检测和补偿等抗辐射加固的研究。论文主要工作及贡献如下: 1.对比了工艺抗辐射加固和设计抗辐射加固这两种方法,对在研发周期和成本等方面更具优势的设计抗辐射加固方法进行了深入研究。在版图设计抗辐射加固层面,总结了基于标准工艺的环栅器件抗辐射加固设计流程,建立了b字形NMOS、8字形NMOS、跑道形NLDMOS、回字形NLDMOS的环栅器件单元库,给出了模拟集成电路和数字集成电路的电路设计抗辐射加固的案例和方法,归纳了三种辐射效应的验证技术。 2.对b字形NMOS进行了总剂量效应的仿真,并对8字形NMOS的等效宽长比模型和寄生电容模型展开了深入研究,且进行了流片测试和辐射试验。试验结果显示在1Mrad（Si）下,8字形NMOS仍然具有良好的电学特性。针对在复杂辐射环境中的应用背景,还在低剂量率辐射环境下,验证了辐射前后,8字形NMOS中没有出现泄漏电流,且漏极电流也没有明显差异。 3.对跑道形NLDMOS的结构特点和电学特性进行了说明。针对更严苛的设计规则,提出了回字形NLDMOS的结构,对其展开了深入研究,并进行了流片测试和辐射试验。试验结果显示在1Mrad（Si）下,回字形NLDMOS仍然具有良好的电学特性。 4.针对在复杂辐射环境中的总剂量效应和位移损伤效应双重抗辐射加固的应用需求,分别以b字形NMOS和跑道形NLDMOS、8字形NMOS和回字形NLDMOS为基础,设计了一款全MOSFET架构LDO和一款LDO架构的基准电压源电路,并进行了流片测试和辐射试验。其中,全MOSFET架构LDO能够承受300krad（Si）的总剂量辐射和1.2×1012n/cm2的中子辐射,在输出电压分别为1.2V和5V的情况下,辐射前后的输出电压具有很好的稳定性。LDO架构的基准电压源能够承受400krad（Si）的总剂量辐射,5V的输出电压在辐射前后具有很好的稳定性。 5.以采用了压控振荡器的数字LDO为例,对其关键子电路——压控振荡器进行了电路设计抗辐射加固。提出了一种总剂量辐射检测电路和一种总剂量辐射补偿电路,并将其用于压控振荡器的抗辐射加固。结果显示在泄漏电流为1μA、10μA、100μA的仿真条件下,检测电路均能正常工作。在泄漏电流分别为10μA和1μA的仿真条件下,补偿电路和加固电路均能正常工作。

关键词：标准工艺版图设计抗辐射加固电路设计抗辐射加固环栅器件抗辐射加固LDO

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面向3纳米以下技术代CMOS器件先导刻蚀工艺及关键技术研究

面向3纳米以下技术代CMOS器件先导刻蚀工艺及关键技术研究

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作者：李俊杰中国科学院大学

学位级别：博士

CMOS量产技术已经进入5nm节点，而技术研发已经步入了3nm及以下节点。与5nm以上技术代普遍采用鳍式场效应晶体管(FinFet)不同，3nm以下器件将普遍采用环栅(Gateallaround，GAA)纳米片(nanosheet)或者纳米线(Nanowire)结构。晶体管按沟... 详细信息

CMOS量产技术已经进入5nm节点，而技术研发已经步入了3nm及以下节点。与5nm以上技术代普遍采用鳍式场效应晶体管(FinFet)不同，3nm以下器件将普遍采用环栅(Gateallaround，GAA)纳米片(nanosheet)或者纳米线(Nanowire)结构。晶体管按沟道方向分为水平GAA(Lateralgateallaround，L-GAA)和垂直GAA(Verticalgateallaround，V-GAA)两种方式。相对FinFet，GAA面临更多的工艺挑战，其中影响器件性能的关键尺寸(CriticalDimension)如L-GAA的有效栅长（Effectivegatelength）和V-GAA的沟道直径(Channeldiameter)的控制都依赖精确刻蚀工艺，此外，需要内侧墙(Innerspacer)工艺模块来调控L-GAA器件的寄生电容和电阻。本论文的研究工作围绕与精确控制GAA关键尺寸相关的新原理先导刻蚀以及内侧墙工艺展开，主要取得了以下研究成果:　　(1)提出了新型刻蚀气体组合CF4/O2/He，基于常规电感耦合连续等离子体，系统地研究了刻蚀气体组分，SiGe厚度以及Ge浓度对刻蚀工艺的影响及机制，借助HRXRD，HRTEM以及EDS研究了干法刻蚀对材料的应力，结构以及刻蚀界面的影响与微观机理。经实验优化的刻蚀工艺实现了对Si，SiO2，SiON及SiN较高的刻蚀选择比，并且刻蚀形貌及工艺可控性优于经典的SiGe湿法选择性刻蚀。　　(2)提出了O2等离子体自限制氧化与C4F8/CF4锗硅氧化层选择性自限制去除相结合的脉冲等离子体SiGe准原子层选择性刻蚀新方案，经试验验证其SiGe刻蚀精度为0.27nm/刻蚀循环，灵活可控地制备出直径16nmSiGe垂直纳米线阵列，并且对SiGe厚度及Ge浓度的刻蚀依赖性远小于稳态刻蚀。　　(3)为了提高堆叠纳米片结构的稳定性和保持沟道的应力，增加有效沟道数量提高器件的驱动能力，利用侧墙转移和SiGe干法准原子层刻蚀技术，探索垂直沟道与水平沟道相结合的鱼骨(Fish-bone)新结构制备，研究了侧墙转移后准原子层刻蚀前的清洗工艺对刻蚀的影响，经优化的工艺制备出具有纳米尺度的三组水平纳米片和一组垂直纳米片相结合的鱼骨型沟道，并借助TEM，EDS及XPS对SiGe干法准原子层刻蚀的界面反应机制进行了研究。　　(4)对GAA的关键工艺模块内侧墙(Innerspacer)制备进行了系统研究，LPCVDSiN实现了对空腔(cavity)的保型性填充，提出了新型刻蚀气体组合CH4/CH2F2/O2/Ar，研究了气体组合与气压对刻蚀工艺的影响，经优化的工艺实现了对侧墙材料的高选择比各向异性刻蚀，并对L-GAA源漏进行了良好的选择性SiGe外延生长和对V-GAA的内侧墙的成功嵌入。　　(5)将SiGe干法选择性各向同性刻蚀制备沟道和LPCVDSiNinnerspacer自对准源漏硅化物制备模块集成进入V-GAA的器件制备流程，经过器件电学特性的对比验证，自对准硅化物能显著提高器件的饱和电流，干法刻蚀制备沟道的形貌相对湿法陡直更利于控制沟道直径的一致性，而湿法刻蚀便于去除等离子损伤层，经电学验证，干法刻蚀与少量湿法刻蚀界面处理相结合是一种相对较优的方案。

关键词：刻蚀工艺 3nm以下技术代环栅器件精确选择性干法刻蚀准原子层刻蚀内侧墙

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深亚微米器件的模型参数提取研究

深亚微米器件的模型参数提取研究

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作者：陈思北京大学

学位级别：硕士

随着集成电路技术不断向前发展,电路设计和制造的难度不断增大,器件模型作为连接电路设计与工艺生产的桥梁越来越受到大家的重视,成为当前的一个研究热点。在选定合适的模型之后提取出准确的模型参数,已经成为IC设计和制造过程中必不可... 详细信息

随着集成电路技术不断向前发展,电路设计和制造的难度不断增大,器件模型作为连接电路设计与工艺生产的桥梁越来越受到大家的重视,成为当前的一个研究热点。在选定合适的模型之后提取出准确的模型参数,已经成为IC设计和制造过程中必不可少的重要环节,特别是对于现在乃至将来都处于主流地位的MOS工艺来说,更是至关重要。\n SOI器件具有寄生效应小、无闩锁效应等许多体硅器件不可比拟的优点,是非常适合深亚微米乃至纳米量级的一种器件结构。环栅结构器件具有良好的抗辐照特性,适合于对可靠性要求较高的应用场合。\n BSIM3v3模型是目前被工业界广泛接受的标准模型,针对BSIM3v3模型已经有较为成熟的典型提取策略,包括芯片测试和参数提取的标准流程,本文对此流程进行了较为详细的讨论。在标准流程基础上,本文对SOI器件和环栅器件的参数提取流程进行了探索和研究。\n SOI器件与体硅器件的体电流机制不同,本文使用针对全耗尽SOI器件的BSIMFD MOSFET模型,基于BSIMFD模型与BSIM3v3模型的继承性,利用现有的BSIM3v3模型参数的标准提取流程建立起BSIMFD模型的参数提取流程。首先提取出SOI器件的本征参数,再分段处理二极管电流,对较大正向偏置、较小正向偏置和反向偏置下最显著影响器件性能的参数分别进行提取,再对其他相关参数进行必要的调整,得到整套BSIMFD模型参数。\n 环栅与普通直栅结构的器件相比,二者的区别仅在于栅的形状不同,因此在器件性能上表现出继承性。本文采用直栅器件的BSIM3v3模型参数,利用对环栅器件等效宽长比的计算,使环栅器件在经过一定转换后可以适用直栅器件的模型参数,大大简化了环栅器件模型参数提取的流程。

关键词：集成电路深亚微米器件 SOI器件环栅器件 BSIM3v3模型参数提取

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回字形抗辐射环栅LDMOS建模与验证

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微电子学 2023年第6期53卷 1011-1016页

作者：肖洋电子科技大学成都611731 电子科技大学重庆微电子产业技术研究院重庆400060

介绍了一种回字形抗辐射环栅LDMOS器件。分析了该器件在版图绘制中的结构优势,并结合Sentaurus仿真结果,通过区域划分和类MOS结构拟合阈值电压,给出了该器件的等效宽长比模型和饱和电流模型。在标准商用0.18μm BCD工艺下流片,测试结果... 详细信息

介绍了一种回字形抗辐射环栅LDMOS器件。分析了该器件在版图绘制中的结构优势,并结合Sentaurus仿真结果,通过区域划分和类MOS结构拟合阈值电压,给出了该器件的等效宽长比模型和饱和电流模型。在标准商用0.18μm BCD工艺下流片,测试结果表明,理论模型在一定栅压范围内误差可低于10%。在总剂量测试中,关态泄漏电流随剂量增加变化较小,有一定的抗辐射加固能力。

关键词：总剂量效应 LDMOS 环栅器件等效宽长比模型

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3 nm环栅场效应管射频小信号等效电路模型

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微电子学 2021年第4期51卷 557-562页

作者：高恒斌孙亚宾胡少坚尚恩明刘赟李小进石艳玲华东师范大学电子工程系上海200241 上海集成电路研发中心上海201210

针对3 nm环栅场效应晶体管,提出了一种射频小信号等效电路模型及基于有理函数拟合的解析模型参数提取方法。首先,在关态条件下提取不受偏置影响的非本征栅/源/漏极电阻、栅到源/漏电容、衬底电容和电阻。然后,在不同偏置条件下提取受偏... 详细信息

针对3 nm环栅场效应晶体管,提出了一种射频小信号等效电路模型及基于有理函数拟合的解析模型参数提取方法。首先,在关态条件下提取不受偏置影响的非本征栅/源/漏极电阻、栅到源/漏电容、衬底电容和电阻。然后,在不同偏置条件下提取受偏置影响的本征模型参数。使用Sentaurus TCAD和Matlab对器件进行仿真并拟合得到相关参数,在ADS中验证等效电路模型。结果表明,在10 MHz~300 GHz频率范围内,TCAD仿真与等效电路仿真S参数的最大误差低于2.69%,证实了所建立模型及建模方法的准确性。该项研究成果对射频集成电路设计具有参考价值。

关键词：环栅器件小信号等效电路参数提取射频IC

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超高性能堆叠环栅纳米片场效应晶体管的研制

超高性能堆叠环栅纳米片场效应晶体管的研制

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作者：田佳佳贵州大学

学位级别：硕士

信息技术不断革新,集成电路沿摩尔定律不断发展,传统的半导体器件在尺寸变小,高速度运行的同时,需要更低的功耗。由于环栅(GAA)器件集成度高,短沟道效应控制良好和NS设计灵活性的特点,因此3 nm技术节点后,GAA器件是最有希望的候选器件... 详细信息

信息技术不断革新,集成电路沿摩尔定律不断发展,传统的半导体器件在尺寸变小,高速度运行的同时,需要更低的功耗。由于环栅(GAA)器件集成度高,短沟道效应控制良好和NS设计灵活性的特点,因此3 nm技术节点后,GAA器件是最有希望的候选器件结构之一。但GAA器件目前面临驱动性能不足、NS释放难和内侧墙工艺复杂等困难。因此本文针对GAA器件驱动性能不足的问题,采用了支撑台(LPs)与多沟道技术两种方案来改善改善器件性能。该项研究为未来半导体器件研究提供了一种方案,促进集成电路发展,推动未来信息技术的再次革新。第一,本文引入LPs技术来改善器件性能。该技术是在Si Nx侧墙形成后增加一道光刻,反应离子刻蚀后获得纳米量级Fin与大尺寸LPs的混合结构,该结构高效率和低成本地扩大源和漏的体积,增加了金属接触面积,降低器件寄生电阻,提高驱动电流。该项研究的仿真结果表明LPs技术提升了器件驱动性能,短沟道效应没有影响,且有LPs技术的n/p-type器件驱动电流提升了约1.5倍左右,亚阈值摆幅为66.49m V/dec。第二,本文引入了多沟道技术,该技术采用多层堆叠来提高器件沟道载流子浓度,提升器件驱动电流。该项研究首先通过TCAD软件仿真了10层沟道器件。仿真证明了多沟道技术可以增加器件驱动性能,短沟道效应不受影响,并且10层比3层n/p-type器件的驱动电流提升了约1.5倍以上,SS约为67.2 m V/dec。第三,本文基于Si衬底实验制备了具有LPs结构的器件,该器件制备工艺与主流GAA工艺兼容,但在获得纳米级氮化硅硬掩模时,增加一套光刻,获得Fin与Pad混合图形。并进行了基本特性对比分析,实验结果表明有LPs结构的器件寄生电阻降低了99.8%,n/p-type器件驱动电流分别增加了约3倍和约2倍。第四,本文基于硅衬底制备了7层堆叠GAA Si NSs器件。该器件制备工艺与主流GAA工艺兼容,但在关键工艺模块需要优化。通过关键工艺优化后,获得了10周期的Ge Si/Si外延叠层,实现了370 nm的Fin以及430 nm伪栅和侧墙的刻蚀,然后再全流程集成制备出7层GAA Si NSs器件。对器件测试分析表明多沟道技术提高了器件驱动性能,7层NS沟道器件驱动电流可达m A量级,相比于3层沟道器件提升了约一个数量级。在V=0.9 V(V=-0.9 V)时,n/p-type器件驱动电流达到1.5E-4A/μm(9.26E-5 A/μm),SS为72.97(72.59)mV/dec,DIBL为18.65(12.27)mV/V。

关键词：支撑台多沟道环栅器件寄生电阻驱动性能

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