检索结果-内蒙古大学图书馆

今日电子 1995年第4期 117-117页

作者：贾增丽中科院微电子中心二室

近年来,现场可编程门阵列FPGA(Field Programble GateArray)很风行,它属于编程逻辑器件。编程逻辑器件具有将软件编程和硬件制作相结合的特点。 FPGA是高集成度的半导体集成电路,其容量最多可达二万多门。它本身没有任何逻辑功能,通过编... 详细信息

近年来,现场可编程门阵列FPGA(Field Programble GateArray)很风行,它属于编程逻辑器件。编程逻辑器件具有将软件编程和硬件制作相结合的特点。 FPGA是高集成度的半导体集成电路,其容量最多可达二万多门。它本身没有任何逻辑功能,通过编程,使之具有用户所要求的逻辑功能和外管脚分配,这些编程数据不是存储在FPGA芯片中的.而是存储在与FPGA配套使用的外部存储器中,如EPROM。

关键词：现场可编程门阵列 EPROM 芯片高集成度用户 FPGA 逻辑功能

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基于现场可编程门阵列的重采样调频连续波激光雷达

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光学学报 2025年第8期 330-338页

作者：唐昌鹏王怡婷程治纳全鑫卢林林荣尚文李连艳张云山南京邮电大学电子与光学工程学院柔性电子(未来技术)学院鹏城实验室南京信息工程大学物理与光电工程学院

调频连续波（FMCW）激光雷达采用相干检测进行测量，具有测距精度高、范围广、无需合作目标等优点。激光器的调频线性度直接影响FMCW激光雷达的测距精度和分辨率等参数性能。采用等光频间隔重采样校正技术，利用辅助信号对目标信号进行... 详细信息

调频连续波（FMCW）激光雷达采用相干检测进行测量，具有测距精度高、范围广、无需合作目标等优点。激光器的调频线性度直接影响FMCW激光雷达的测距精度和分辨率等参数性能。采用等光频间隔重采样校正技术，利用辅助信号对目标信号进行重采样，消除激光器调频非线性对激光雷达的影响。为满足实时、高精度的测量，需要提高系统的处理速度，基于现场可编程门阵列（FPGA）技术设计重采样调频连续波激光雷达系统，用其测试目标速度，并对目标进行扫描成像。实验结果表明：该激光雷达系统最大测速相对误差为3.4%，测距精度可达3.9 mm。

关键词：调频连续波激光雷达非线性校正等光频间隔重采样现场可编程门阵列

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现场可编程门阵列参数化多标准高吞吐率基4Viterbi译码器

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国防科技大学学报 2016年第1期38卷 86-92页

作者：夏飞聂晶李荣春王文涛海军工程大学电子工程学院国防科技大学计算机学院中国人民解放军91033部队

为了同时达到高性能和灵活性的目标,提出一种基于现场可编程门阵列的参数化多标准自适应基4 Viterbi译码器。译码器采用3~9可变约束长度,1/2、1/3可变码率,支持任意截断长度的纠错译码,并采用码字无符号量化、加比选单元设计优化和归一... 详细信息

为了同时达到高性能和灵活性的目标,提出一种基于现场可编程门阵列的参数化多标准自适应基4 Viterbi译码器。译码器采用3~9可变约束长度,1/2、1/3可变码率,支持任意截断长度的纠错译码,并采用码字无符号量化、加比选单元设计优化和归一化判断逻辑分离策略优化关键路径设计,提高译码器工作频率。实验结果表明,该译码器能根据用户设定的参数改变结构,在多种通信标准之间实现动态切换;性能达到了541 Mbps,明显优于相关工作;对GPRS,Wi MAX,LTE,CDMA,3G等通信标准都取得了良好的误码性能,可满足多种通信标准的译码需求。

关键词：现场可编程门阵列 Viterbi译码器参数化多标准基4

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现场可编程门阵列动态重构下的低功耗研究

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浙江大学学报（工学版） 2007年第2期41卷 193-197页

作者：徐新民吴晓波严晓浪浙江大学超大规模集成电路设计研究所

提出了一个开关级模型来估算在不同布线结构参数(输入端口和输出端口的连接块复杂度)下现场可编程门阵列(FPGA)在动态重构(RTR)工作状态下的功耗,并对基于查找表(LUT)和逻辑块结构的FPGA,给出了用于估计电容的FPGA基元等效电路.在功耗... 详细信息

提出了一个开关级模型来估算在不同布线结构参数(输入端口和输出端口的连接块复杂度)下现场可编程门阵列(FPGA)在动态重构(RTR)工作状态下的功耗,并对基于查找表(LUT)和逻辑块结构的FPGA,给出了用于估计电容的FPGA基元等效电路.在功耗估计部分考虑了动态重构下被激活逻辑块的统计分布,使用改进型fpgaEva-LP构架,同时分析电容和开关转换频率,进而估算出功耗,并得出了连接块的复杂度与功耗的关系.结果表明,合理地选择连接块的复杂度可以有效地降低功耗.

关键词：现场可编程门阵列低功耗设计动态重构布线结构

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现场可编程门阵列在开关设备在线监测中的应用

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高压电器 2005年第2期41卷 107-109,112页

作者：马强荣命哲李琨贾申利西安交通大学电力设备电气绝缘国家重点实验室陕西西安710049

利用现场可编程门阵列可靠性高、通用性强、可重构等优点,设计出用于开关设备状态在线监测的专用芯片。该芯片集采集、计量、通讯、报警功能于一体,配以少量的外围器件,便可实时监测开关设备的温度、机械、绝缘等各项状态参数。该芯片... 详细信息

利用现场可编程门阵列可靠性高、通用性强、可重构等优点,设计出用于开关设备状态在线监测的专用芯片。该芯片集采集、计量、通讯、报警功能于一体,配以少量的外围器件,便可实时监测开关设备的温度、机械、绝缘等各项状态参数。该芯片具有通用的通讯接口,可以与上位机通讯。与以往使用单片机实现开关设备状态在线监测的设计方案相比,该设计具有可重构、速度快、灵活性高的特点。

关键词：开关设备在线监测现场可编程门阵列

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基于IEEE-754标准和现场可编程门阵列技术的混沌产生器设计与实现

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物理学报 2008年第8期57卷 4738-4747页

作者：周武杰禹思敏广东工业大学自动化学院广州510006

提出了基于IEEE-754标准的现场可编程门阵列(FPGA)通用混沌与超混沌信号产生器设计与硬件实现的一种新方法.首先,根据Euler算法,对连续混沌系统作离散化处理,便于FPGA等一类数字信号处理器件的实现.其次,基于IEEE-754标准和模块化设计理... 详细信息

提出了基于IEEE-754标准的现场可编程门阵列(FPGA)通用混沌与超混沌信号产生器设计与硬件实现的一种新方法.首先,根据Euler算法,对连续混沌系统作离散化处理,便于FPGA等一类数字信号处理器件的实现.其次,基于IEEE-754标准和模块化设计理念,用硬件描述语言构建出浮点数的乘法运算、加法运算、符号函数运算、正负绝对值运算、初始值与迭代值选择等5个基本模块,并以此为基础,进一步在FPGA平台上产生包括网格状多涡卷蔡氏系统在内的多种不同类型的混沌与超混沌信号.最后,通过对语音芯片的配置,利用其立体声左右通道输出两路混沌信号,可在示波器上显示多种混沌与超混沌吸引子的相图.该方案的主要特点是通用性强.对IEEE-754标准的浮点数算法以及在FPGA平台上产生混沌与超混沌信号的原理进行了分析,给出了算法流程图、技术开发过程以及硬件设计与实现结果.

关键词：网格状多涡卷混沌系统 IEEE-754标准现场可编程门阵列浮点数算法

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现场可编程门阵列技术在水轮发电机组流速测量中的应用

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电力系统自动化 2004年第14期28卷 85-88页

作者：黄天戍冯东云倪效勇武汉大学电子信息学院湖北省武汉市430072

为了解决流速仪法测量水轮发电机组流量中多路流速信号的同步测量问题,提出一种现场可编程门阵列(FPGA)与神经元芯片相结合的测量方案。该成果实现了LonWorks现场总线技术和在线可编程技术的优势互补,灵活设定的计数范围和自动换挡的分... 详细信息

为了解决流速仪法测量水轮发电机组流量中多路流速信号的同步测量问题,提出一种现场可编程门阵列(FPGA)与神经元芯片相结合的测量方案。该成果实现了LonWorks现场总线技术和在线可编程技术的优势互补,灵活设定的计数范围和自动换挡的分频次数保证了测量值的准确性,采用状态寄存器的方法减小了神经元芯片控制功能对I/O引脚的依赖,提高了系统的实时性。

关键词：水轮发电机组流量测量现场可编程门阵列神经元现场总线

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现场可编程门阵列（FPGA）关键测试技术研究

现场可编程门阵列（FPGA）关键测试技术研究

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作者：周发标中国科学院研究生院

学位级别：博士

现场可编程门阵列(Field Programmable Gate Arrays,FPGAs)是一种大规模可编程器件,广泛应用于无线通信、消费电子、高性能运算等诸多领域。随着半导体技术的发展,FPGA芯片的集成度和复杂性迅速提高,发生故障概率增大,FPGA测试面临着巨... 详细信息

现场可编程门阵列(Field Programmable Gate Arrays,FPGAs)是一种大规模可编程器件,广泛应用于无线通信、消费电子、高性能运算等诸多领域。随着半导体技术的发展,FPGA芯片的集成度和复杂性迅速提高,发生故障概率增大,FPGA测试面临着巨大的挑战,本论文致力于FPGA测试相关技术的研究。\n 测试配置开发是FPGA测试中的重要环节之一。针对FPGA测试配置完备性的分析评价,本论文提出了一种基于配置词典的FPGA测试配置分析评价方法。相比于故障仿真的方法,该方法无需故障仿真就能准确评价测试配置的完备性,时间复杂度从O(kpn2)减少到O(kn),运行时间从数百小时缩短到几分钟,且独立于FPGA的阵列规模,同时提出的方法可以报告测试配置所有可测和不可测的FPGA资源,便于改进测试配置质量。\n 扫描设计是重要的可测性设计方法之一。针对FPGA芯核中的扫描链设计,本论文提出了一种可配置的FPGA;芯核扫描链设计,可以通过修改配置调整扫描链的构成。与当前FPGA中的扫描链设计相比,可配置的扫描设计更加灵活,能够处理多寄存器故障的情况,且当芯片中有寄存器故障时,可以通过修改配置将故障寄存器旁路掉,继续用于芯片的测试。\n 基于FPGA芯核中的扫描链设计,论文中提出了一种模板化的扫描测试方法。模板化的扫描测试方法,利用板内的扫描寄存器作为测试的可观测点或同时作为可控制点及可观测点,降低了对连线资源的需求,可以实现所有模板的并行测试,从而减少了需要的测试配置次数。同时该方法只需开发针对单个模板的扫描测试配置,就可以扩展到整个FPGA中,降低了测试配置的开发难度。\n 基于提出的模板化扫描测试方法,论文中详细描述了FPGA中可编程逻辑资源、可编程连线资源的模板化扫描测试过程。与当前BIST方法相比,前者需要2到3个测试阶段完成所有模块的测试,本文方法只需要一个测试阶段就可以实现所有模块的并行测试,且能在故障测试的同时,完成对故障模板的定位,所需测试配置数目减少了,50%以上。\n 边界扫描技术是一种应用于数字集成电路器件的标准化可测性设计方法,它提供了对电路板上元件的功能、互连进行测试的一种新方案,极大的方便了系统电路的测试。本论文研究了FPGA中的边界扫描寄存器链设计,提出了一种可配置的边界扫描寄存器链设计方案,可以根据FPGA的应用,通过修改配置调整边界扫描寄存器链的构成。与当前FPGA的边界扫描设计相比,它能够有效缩短边界扫描寄存器链的长度(至少减少1/3),提高边界扫描测试的速度。

关键词：现场可编程门阵列扫描链设计故障覆盖率评估逻辑资源测试连线资源测试边界扫描

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现场可编程门阵列（FPGA）的时序逻辑综合优化算法研究

现场可编程门阵列（FPGA）的时序逻辑综合优化算法研究

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作者：郝亚男中国科学院研究生院

学位级别：博士

随着现场可编程门阵列(Field-Programmable Gate Arrays,FPGA)地快速发展,FPGA器件逐渐呈现出大容量、高性能、高复杂度等特性,这些特性推动FPGA由通用型半导体器件向平台化系统级器件演变,这些实现都需要借助专业高效的FPGA应用软件来... 详细信息

随着现场可编程门阵列(Field-Programmable Gate Arrays,FPGA)地快速发展,FPGA器件逐渐呈现出大容量、高性能、高复杂度等特性,这些特性推动FPGA由通用型半导体器件向平台化系统级器件演变,这些实现都需要借助专业高效的FPGA应用软件来完成。逻辑综合是FPGA应用软件中一个关键的步骤,其优化结果直接影响着后续的布局布线等操作。针对FPGA发展中综合问题的重要性及时序电路设计的复杂性,本论文对逻辑综合中的时序逻辑优化算法进行了研究,通过分析时序网络图结构对算法的影响,着重对基于重定时的时序逻辑优化算法和基于信号一致性的时序逻辑优化算法进行研究。\n 本文在线性重定时算法的基础上,增加对关键节点的入度和出度地考量,提出了一种改进的快速最小周期重定时算法。该算法首先通过迭代搜索到所有的关键节点,制定一个基于扇出因子影响的选择规则,对关键节点有选择性地进行重定时,增量实现时钟周期最小化;然后在不影响关键路径延迟的前提下,执行寄存器共享,进一步达到节省寄存器资源的目的。该算法也可以与工艺映射结合使用,实现最小时钟剧期地同时,消耗更少的寄存器资源。实验结果表明,与同类算法相比,该算法在得到最小时钟周期地同时,寄存器数平均减少11%,算法运行速度提高了9%。\n 本文提出对一般时序网络中存在的冗余寄存器进行分类处理,按照每类冗余寄存器的特点分别采用三种冗余移除技术。本文提出将冗余寄存器分为三类:在所有可达状态空间输出端逻辑值恒为常数的寄存器、具有相同输入端的寄存器和对原始输出端逻辑值无影响的寄存器。本文算法的提出是基于AIG(And-InverterGraphs)时序图的,并利用三值模拟、寄存器共享和逻辑影响锥化简三种技术分别实现对三种冗余寄存器的消除,从而减少寄存器数和节点数,实现对时序网络的优化。实验结果表明,通过这种优化方法可以使寄存器规模平均降低23%,逻辑节点数平均降低26%。\n 最后,为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出了一种改进的基于假设后验证的优化算法。在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,有利于降低SAT程序地频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理。实验数据表明,与原始电路相比,该算法对电路中的寄存器数和节点数分别平均降低41%和48%,关键路径延迟下降30%;与同类算法相比,该算法运行速度可以平均提高12%。\n 综上所述,本文主要提出了1)一种基于关键节点扇出因子影响的改进的线性重定时算法来增量实现时钟周期最小化,2)一种基于AIG时序图的冗余寄存器分类的面积优化算法,3)一种基于属性不变量生成和数学归纳法的时序逻辑优化算法,能够实现对电路规模和关键路径延迟同时进行有效优化,而且该算法易于时序等价验证。通过与其他算法的比较,实验结果进一步验证了本论文所提出的时序逻辑优化算法的有效性。

关键词：现场可编程门阵列逻辑综合时序优化重定时寄存器共享推测化简模型优化算法

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现场可编程门阵列(FRGA)时序优化布线算法研究

现场可编程门阵列(FRGA)时序优化布线算法研究

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作者：刘洋中国科学院大学

学位级别：博士

随着FPGA的快速发展和广泛应用，人们对FPGA应用电路的工作速度和设计周期提出了更高的要求，因此给FPGA自动化辅助设计(CAD)算法的时序优化功能和运行速度带来更大的挑战。作为FPGA CAD的重要步骤，布线阶段的运行时间占整个CAD流程的... 详细信息

随着FPGA的快速发展和广泛应用，人们对FPGA应用电路的工作速度和设计周期提出了更高的要求，因此给FPGA自动化辅助设计(CAD)算法的时序优化功能和运行速度带来更大的挑战。作为FPGA CAD的重要步骤，布线阶段的运行时间占整个CAD流程的近30％，并且布线的结果对电路的时序性能起到了关键性的作用。因此研究出时序优化、高速度的FPGA布线算法，不仅对于提高FPGA应用电路的时序性能，而且对于减少FPGA应用软件运行时间，缩短FPGA应用电路设计周期，都至关重要。\n 针对FPGA应用软件中的时序和速度问题，本论文对布线中的时序优化算法和速度优化进行了研究，提出了以下三种算法:1）一种基于PathFinder和拆线-重布的时序布线算法来进一步优化关键路径延时;2）一种增量修复长短时序违反路径的时序布线算法在布线布通后修复违反长短路径约束的路径;3）一种基于选择性路径搜索的快速布线算法来提高布线的运行速度。\n 本文针对当前布线算法导致关键路径中存在绕线现象的问题，提出了布线布通后再优化的思想，并基于此思想，提出了一种基于PathFinder和拆线-重布的时序布线算法。在PathFinder时序算法整体布线布通之后，拆掉一些影响关键路径延时的线网路径，再为这些拆掉的线网采用PathFinder算法进行增量布线。在重布时通过为关键连接和其它连接采用差别化的关键度来专门优化关键连接的路径，从而减少整个关键路径的延时。实验结果表明，本算法与VPR时序驱动布线算法相比，能平均减少11％的关键路径延时，而运行时间仅增加了4.9％。\n 针对当前布线算法布通后无法对违反时序约束的路径继续优化的问题，提出了一种增量修复时序违反路径的时序布线算法。算法在整体布线布通后，通过多时钟域长路径和短路径时序分析，分别找到违反长路径约束和短路径约束的线网连接。对违反长路径约束的每条连接，采用拆线-重布的方法为其优化，使其尽可能减少路径的延时;对违反短路径约束的每条连接，通过修改代价函数，来增加布线路径的延时，使其尽可能达到满足短路径约束所需要的最短延时。实验结果表明，本算法在增加少量运行时间的基础上，能自动修复86％的长路径约束违反路径和95％的短路径约束违反路径。\n 针对当前布线算法搜索过程中存在大量重复搜索现象的问题，提出了一种基于选择性路径搜索的快速布线算法，该算法分为布通驱动的算法和时序驱动的算法。在布通驱动算法中，通过把线网的布线路径转换成连接的布线路径，判断出每条连接的路径中是否存在拥塞节点，如果存在，保留其布线路径，否则重新搜索;时序驱动算法中采用临界度判定机制，来平衡运行速度和时序性能之间的比重。实验结果表明，本文的布通驱动算法和时序驱动算法与VPR相比，运行时间平均分别减少了95％和32％，且时序算法的关键路径延时减少了4.6％。\n 基于以上所提出的几种时序优化和速度优化的布线算法，在自主研发的FPGA CAD软件平台上进行了实现和测试。

关键词：现场可编程门阵列时序优化拆线-重布违反长路径约束选择性路径搜索布线算法

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