检索结果-内蒙古大学图书馆

作者： J·屈尔魏因 G·A·金美国爱达荷州

本申请案涉及降低电流模式逻辑CML发射器中的供电噪声。第一电流源可生成CML发射器中包含的第一差分晶体管对的第一偏置电流，且第二电流源可生成第二差分晶体管对的第二偏置电流。基于输入信号的极性，所述第一差分晶体管对可路由所述... 详细信息

标准号: CN110444234B

本申请案涉及降低电流模式逻辑CML发射器中的供电噪声。第一电流源可生成CML发射器中包含的第一差分晶体管对的第一偏置电流，且第二电流源可生成第二差分晶体管对的第二偏置电流。基于输入信号的极性，所述第一差分晶体管对可路由所述第一偏置电流通过所述第一差分晶体管对的任一引脚且所述第二差分晶体管对可路由所述第二偏置电流通过所述第二差分晶体管对的任一引脚。基于第一极性，可将所述第二偏置电流路由到接地参考，且基于第二极性，可路由所述第二偏置电流通过所述第一差分晶体管对以修改所述CML发射器内部的负载电流。

关键词：差分晶体管偏置电流路由发射器电流源引脚电流模式逻辑负载电流接地参考申请案噪声供电

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低功率无电流模式逻辑的发射机结构

低功率无电流模式逻辑的发射机结构

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作者：裵玄民尹泰勋朴镇浩金泰澔韩国首尔

本发明的示例性实施例涉及一种低功率无电流模式逻辑的发射机结构。发射机包括：主多路复用器，通过多路复用并行主数据信号生成主数据信号，所述并行主数据信号由重定时器进行重定时，用于在并行输入数据信号和来自时钟分配器的多相时... 详细信息

标准号: CN104052504A

本发明的示例性实施例涉及一种低功率无电流模式逻辑的发射机结构。发射机包括：主多路复用器，通过多路复用并行主数据信号生成主数据信号，所述并行主数据信号由重定时器进行重定时，用于在并行输入数据信号和来自时钟分配器的多相时钟信号之间提供时序容限；副多路复用器，通过多路复用来自重定时器而被重定时的并行后数据信号生成后数据信号；和多个输出驱动器，通过总计主数据信号和后数据信号生成串行数据信号。

关键词：主数据数据信号定时器多路复用器多路复用驱动器并行输入数据串行数据信号电流模式逻辑发射机发射机结构时钟分配器时序时钟信号低功率多相容限

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降低电流模式逻辑发射器中的供电噪声

降低电流模式逻辑发射器中的供电噪声

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作者： J·屈尔魏因 G·A·金美国爱达荷州

标准号: CN110444234A

关键词：差分晶体管偏置电流路由发射器电流源引脚电流模式逻辑负载电流接地参考申请案噪声供电

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基准电流产生电路和电流模式逻辑电路

基准电流产生电路和电流模式逻辑电路

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作者：房亮应子罡杨丽丽吴宗桂于万斌张雄波曹正 100176 北京市大兴区北京经济技术开发区科谷一街8号院6号楼7层701室

本申请涉及一种基准电流产生电路和电流模式逻辑电路，基准电流产生电路包括带隙基准偏置电流源、恒定跨导偏置电流源、第一电流控制电路和第二电流控制电路。带隙基准偏置电流源用于产生第一基准电流，第一电流控制电路用于调节带隙基... 详细信息

标准号: CN114564069A

本申请涉及一种基准电流产生电路和电流模式逻辑电路，基准电流产生电路包括带隙基准偏置电流源、恒定跨导偏置电流源、第一电流控制电路和第二电流控制电路。带隙基准偏置电流源用于产生第一基准电流，第一电流控制电路用于调节带隙基准偏置电流源向驱动输出电路提供的第一基准电流的大小；恒定跨导偏置电流源用于产生第二基准电流，第二电流控制电路用于调节恒定跨导偏置电流源向驱动输出电路提供的第二基准电流的大小。使用本申请实施例提供的基准电流产生电路对CML驱动时，可以减小CML增益受温度和工艺的影响，从而可以避免触碰眼图模板的问题。

关键词：偏置电流源电流控制电路基准电流基准电流产生电路带隙基准恒定跨导驱动输出电路电流模式逻辑眼图模板触碰减小申请电路驱动

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低功耗电流模式逻辑电路

低功耗电流模式逻辑电路

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作者：王源张雪琳贾嵩张钢刚张兴 100871 北京市海淀区颐和园路5号

本发明公开了一种电流模式逻辑电路，包括：第一PMOS晶体管，所述第一PMOS晶体管的源极耦接至电源端，栅极耦接至接地端，漏极耦接至第一输出节点；第二PMOS晶体管，所述第二PMOS晶体管的源极耦接至所述电源端，栅极耦接至所述接地端，... 详细信息

标准号: CN103297036B

本发明公开了一种电流模式逻辑电路，包括：第一PMOS晶体管，所述第一PMOS晶体管的源极耦接至电源端，栅极耦接至接地端，漏极耦接至第一输出节点；第二PMOS晶体管，所述第二PMOS晶体管的源极耦接至所述电源端，栅极耦接至所述接地端，漏极耦接至第二输出节点；以及输入单元，耦接在所述第一输出节点、所述第二输出节点与低电平端之间，并且具有第一输入节点和第二输入节点。

关键词：耦接输出节点栅极耦接电源端接地端漏极源极电流模式逻辑低电平端第二输入输入单元输入节点一种电路公开

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低功耗电流模式逻辑电路

低功耗电流模式逻辑电路

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作者：王源张雪琳贾嵩张钢刚张兴 100871 北京市海淀区颐和园路5号

标准号: CN103297036A

关键词：晶体管接地漏极源极电源电流模式逻辑输入单元电路

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基于STM-4的SDH背板总线的研究与设计

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光通信技术 2008年第6期32卷 54-56页

作者：吴振峰邓颖辉袁云飞赵方中国电子科技集团公司第三十四研究所广西桂林541004

研究了STM-4的SDH光传输设备的背板总线内容,针对SDH背板总线最核心的业务总线,提供了LVD SSerDes和CML SerDes这两种设计方案,并给出了初步设计参考图。

关键词：背板总线低压差分信号电流模式逻辑串行解串器

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基于90nm CMOS工艺的12GHz二分频器

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微电子学 2008年第5期38卷 670-673页

作者：周春元李国林清华大学微电子学研究所北京100084 清华大学电子工程系北京100084

采用90nm CMOS工艺,实现了一个基于电流模式逻辑的12GHz二分频器。该分频器具有很宽的锁定频率范围(1～12GHz),在输入信号频率为8GHz时,输入灵敏度达到-30dBm。分频器工作在1.2V电源电压下,消耗的电流大约为1.5mA。给出了该设计的后仿... 详细信息

采用90nm CMOS工艺,实现了一个基于电流模式逻辑的12GHz二分频器。该分频器具有很宽的锁定频率范围(1～12GHz),在输入信号频率为8GHz时,输入灵敏度达到-30dBm。分频器工作在1.2V电源电压下,消耗的电流大约为1.5mA。给出了该设计的后仿真结果。

关键词：分频器电流模式逻辑锁相环

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应用于串行RapidIO的高速SerDes电路设计

应用于串行RapidIO的高速SerDes电路设计

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作者：张雪琳北京大学

学位级别：硕士

随着通信技术的发展和数据传输速度的提高，传统的并行传输方式暴露出越来越多的弊端，例如芯片管脚数目过多、信号歪斜和线间串扰严重等，从而逐渐被串行传输方式取代。其中，串行RapidIO互连标准能够满足系统对于高带宽数据传输机制... 详细信息

随着通信技术的发展和数据传输速度的提高，传统的并行传输方式暴露出越来越多的弊端，例如芯片管脚数目过多、信号歪斜和线间串扰严重等，从而逐渐被串行传输方式取代。其中，串行RapidIO互连标准能够满足系统对于高带宽数据传输机制的需求，十分适用于嵌入式系统内部芯片间和板间的互连。高速串行解串(SerDes)电路作为串行RapidIO互连的物理子层，具有重要的研究意义。\n 本文针对串行RapidIO2.1协议的物理层Level(Ⅱ) LR规范，基于CMOS130nm工艺设计了一种高速SerDes收发机，主要研究内容和创新点包括:\n 系统级采用半速时钟体系，以减小高速时钟带来的功耗和串扰问题，并降低锁相环(PLL)的设计难度。高频时钟下的单元采用电流模式逻辑(CML)以保证电路速度，低频时钟下采用CMOS逻辑以降低功耗。在6.25Gbps的数据率下，收发机整体功耗约为62.5mW，并实现了串行RapidIO2.1协议中物理层Level(Ⅱ)LR规范的性能要求。为了满足未来SerDes收发机更高工作频率和低功耗的要求，本文提出了一种新型CML锁存器，在不增加功耗的前提下，最高工作频率达到15.2GHz，相比于传统CML锁存器提高了78.8％。\n 本收发机在接收端使用基于相位插值(PI)的时钟数据恢复电路(CDR)来调整采样时钟的相位，使之处于最佳采样时刻。该结构避免压控振荡器和模拟滤波器的使用，节省了功耗和面积。实际设计中，通过对PI的线性度优化，减小了CDR的量化误差;通过数字控制单元的引入，降低了设计复杂度。在6.25Gbps的数据率下，CDR输出抖动为0.08UI，功耗为9.2mW。\n 为满足Level(Ⅱ) LR规范的均衡能力要求，采用了发射端前馈均衡(FFE)和接收端判决反馈均衡(DFE)两种方式共同作用的设计方案。其中，FFE采用电流数模转换器(***)编码的方式实现权重调节，DFE采用最小方均根(LMS)算法进行自适应权重调节。在6.25Gbps的数据率下，收发机均衡能力达到22.4dB，满足串行RapidIO2.1规范LR互连标准的要求。

关键词：串行RapidIO协议串行解串器时钟数据恢复电路电流模式逻辑数据传输

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應用於多標準/多模態可重組式共存系統之低功率高效能鎖相迴路

應用於多標準/多模態可重組式共存系統之低功率高效能鎖相迴路

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作者：林金龍成功大學

学位级别：碩士

本论文主要是在设计一个应用於多标准/多模态可重组式共存系统之低功率高效能锁相回路的锁相回路；并利用TSMC 90-nm RF CMOS和TSMC 0.18-μm RF CMOS制程技术分别实现此锁相回路电路晶片及本实验室所提出的新式真实单相时脉四相位除三... 详细信息

本论文主要是在设计一个应用於多标准/多模态可重组式共存系统之低功率高效能锁相回路的锁相回路；并利用TSMC 90-nm RF CMOS和TSMC 0.18-μm RF CMOS制程技术分别实现此锁相回路电路晶片及本实验室所提出的新式真实单相时脉四相位除三电路的电路晶片。针对载波系统整合进行初步的四相位载波输出锁相回路设计，以低功率高效能作为主要达成目标。整体锁相回路的子电路包含了一个操作频率在6.4-GHz到7.8-GHz的可调式变压器耦合互补式四相位压控振荡器、一个采用两个电流模式(CML)逻辑除二电路所组成的除四电路、一个由本实验室所提出的新式真实单相时脉四相位除三电路、一个利用预充型D型正反器所组成的相位频率侦测器、一个利用误差放大器降低电流的误差及减低非理想效应的充电帮浦电路。首先论文内容会先提到本实验室所提出的新式真实单相时脉四相位除三电路的电路特点。在现今的除三电路架构中拥有四相位输出的除三电路并不多见，且相较於传统类比Miller除三电路，此新式真实单相时脉四相位除三电路大幅降低电路复杂度和核心功率消耗。由於此电路为一个四相位输入四相位输出的除三电路，在量测上提供四相位输入讯号较为困难，因此为了验证除三电路的功能性，电路整合一个互补式LC tank 压控振荡器及一个电流模式逻辑的除二电路。由於电流模式逻辑的除二电路为一个四相位输出的电路，故可以供给真实单相时脉四相位除三电路的输入讯号作除频的动作，以避免设计被动式四相位电路产生不易匹配的问题。此整体电路将使用TSMC 0.18-μm RF CMOS制程技术来实现；在量测结果方面，电流模式逻辑除二电路消耗功率约为2.4mW，而新式真实单相时脉四相位除三电路消耗功率约为12.79mW；整体电路消耗功率约为40.68mW，晶片面积约为1.65×1.16 mm2。在多标准/多模态可重组式共存系统之低功率高效能锁相回路的锁相回路设计方面，我们把新式真实单相时脉四相位除三电路及电流模式逻辑的除二电路组成预除器实现在此锁相回路。本锁相回路方面，参考讯号频率为594MHz，锁定频率为7,128MHz，锁定时间约为1.5μs，Reference Spur约为-69dBm，整体锁相回路电路消耗功率约为32.72mW，整体布局面积约为1.895×1.59 mm2。

关键词：鎖相迴路低功率四相位真實單相時脈電流模式邏輯

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