检索结果-内蒙古大学图书馆

作者：卢灿星中国科学技术大学

学位级别：硕士

现阶段短距无线通信网络一般孤立地工作在室内家庭和办公环境中,或相对较封闭的环境,尚未有大型的无线广域基础设施集成,但这种现状有望随着超宽带(Ultra Wide Band, UWB)技术的发展而被突破。超宽带通信技术作为一种主要的高速短距无... 详细信息

现阶段短距无线通信网络一般孤立地工作在室内家庭和办公环境中,或相对较封闭的环境,尚未有大型的无线广域基础设施集成,但这种现状有望随着超宽带(Ultra Wide Band, UWB)技术的发展而被突破。超宽带通信技术作为一种主要的高速短距无线传输手段,是未来短距无线通信环境的重要组成部分,在通信、消费电子、计算机等领域有广泛应用前景。超宽带通信技术强调“三低一高”的特点:低频谱密度、低功耗、低成本和高速率,本系统针对脉冲信号在时域上被高度压缩、信号具有极高瞬时信噪比的特点,提出一种低位宽取样的脉冲超宽带接收方法。低位宽取样接收是指对接收的脉冲信号进行1～2比特的乃奎斯特取样量化,然后在数字域完成信号接收解调。本设计的主要目的是研制出适用于集成超宽带系统芯片的模数转换器。在对几种典型结构模数转换器的性能进行了分析比较后得出结论:全并行式结构模数转换器适用于中低分辨率、超高采样速率的应用领域,具有结构最简单、转换速率快等特点,而且由于系统的低位宽取样特点,为超宽带无线通信系统集成设计的模数转换器采用并行式结构提供了一个解决低功耗问题的最佳选择。前期研究结果表明,在一定条件下,2比特位宽取样接收信号的信噪比损失只有0.5dB。为此,我们设计了一个2比特分辨率、4GS/s采样率低功耗的高速全并行模数转换器,它是系统集成的主要功耗来源,因此设计低功耗高速率的模数转换器成为系统集成的重点和难点。本文设计的模数转换器电路采用非时间交替(non-time-interleaved)的全并行结构,无需通道失配校准,在模拟电路部分采用差分低摆幅电平,在数字电路部分采用电流模式逻辑(CML)电平,从而保证了高速率并有效限制了低功耗,减小了噪声干扰。此外,电路中设计了差分电阻参考网络来减小由于输入信号串扰造成的参考电平误差。本设计采用0.18μm 1P6M CMOS工艺流程制造,在1.8V电源供电下消耗功率56mW。在输入信号为1GHz的模拟信号采样率为4GS/s时,经FFT频谱分析,有效位数(effective number of bits, ENOB)达到1.86比特。

关键词：超宽带通信技术全并行模数转换器低摆幅电流模式逻辑低功耗

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锁相环频率合成器中的多模分频器设计

锁相环频率合成器中的多模分频器设计

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作者：宋阳天津大学

学位级别：硕士

本文基于Chartered Semiconductor 0.35μm RF CMOS工艺,完成了一种应用于锁相环频率合成器的多模分频器设计。本文首先分析了分频器在频率合成器中的工作原理。进而研究了CML和TSPC两种高速触发器。综合考虑工作速度、输出摆幅和功耗... 详细信息

本文基于Chartered Semiconductor 0.35μm RF CMOS工艺,完成了一种应用于锁相环频率合成器的多模分频器设计。本文首先分析了分频器在频率合成器中的工作原理。进而研究了CML和TSPC两种高速触发器。综合考虑工作速度、输出摆幅和功耗等性能之间的相互影响,改进了以CML触发器为基础的分频器;以实现高速低功耗为目标,优化了TSPC结构的分频器。根据项目指标要求,以上述两种分频器为基础,重点构建了由7/8预分频和P、S计数器组成的多模分频器结构。本设计的7/8预分频电路中包括两级CML二分频电路、相位切换电路、切换控制电路和TSPC二分频电路。本预分频器通过改变相位切换电路中的切换顺序,完全避免了切换产生的错误毛刺的产生;切换控制电路中采用或非门产生相位切换控制信号,有效防止了多余脉冲的产生。P、S计数器采用基于TSPC触发器的异步计数结构,可在250MHz频率下正常工作。最后完成了分频器版图设计与验证。仿真结果表明:分频器可以在1.7～2GHz频率范围内准确分频,分频器电路消耗的总电流约为2.5mA。满足项目要求。

关键词：多模分频器频率合成器相位切换电流模式逻辑真单相时钟

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基于SiGe HBT工艺的14位4 GS/s数模转换器的研究与设计

基于SiGe HBT工艺的14位4 GS/s数模转换器的研究与设计

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作者：戚骞南京邮电大学

学位级别：硕士

现代先进通信系统的发展对数字模拟转换电路的速度与精度等性能提出了更高的要求。数模转换器（Digital-to-Analog Converter,DAC）作为沟通模拟世界与数字世界的桥梁,与模数转换器（Analog-to-Digital Converter,ADC）一起成为了制约... 详细信息

现代先进通信系统的发展对数字模拟转换电路的速度与精度等性能提出了更高的要求。数模转换器（Digital-to-Analog Converter,DAC）作为沟通模拟世界与数字世界的桥梁,与模数转换器（Analog-to-Digital Converter,ADC）一起成为了制约高速数据通信、高端测试仪器以及雷达系统等多个领域发展的重要因素之一。因此,研究高速高精度的数模转换器具有重要的现实意义。本文提出了一款采样速率为4 GHz,分辨率为14 bit的高速高精度DAC,该DAC基于华虹宏力的0.18μm SiGe BiCMOS工艺完成设计。本设计的所有电路均采用SiGe异质结双极性晶体管搭建,以满足4 GHz的高速数据处理速度。相较于CMOS逻辑电路,基于电流模式的HBT数字电路功耗更高,芯片面积开销更大。因此,本文使用了10+4分段译码的方式,其中低10位电流舵DAC使用R-2R梯形电阻网络来实现二进制加权电流输出,而高4位使用15个单位电流源来实现温度计码电流舵DAC输出;为了降低高采样速率对输入数据速率的压力,本文所设计的DAC使用了一个2:1多路复用器,通过两路低速率数据合成为一路高速数据;数据接口使用了被广泛应用在信号传输领域的低电压差分信号（Low Voltage Differential Signaling,LVDS）电路,实现更好的抗电磁干扰性能。本文使用Cadence Virtuoso IC6.1.8完成整体电路的原理图及版图设计。后仿真结果表明,所设计的DAC的微分非线性（Differential Nonlinearity,DNL）,积分非线性（Integral Nonlinearity,INL）分别为0.54 LSB和0.39 LSB,在整个奈奎斯特频域内的无杂散动态范围（Spurious-Free Dynamic Range,SFDR）可以达到80 dBc以上。在3.3 V和5 V的混合电源供电下,整个DAC的平均功耗为2.39 W。DAC的版图总面积为11.22 mm2。

关键词：数模转换器 SiGe HBT 电流模式逻辑电流舵

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高能效低抖动的时钟数据恢复电路设计

高能效低抖动的时钟数据恢复电路设计

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作者：全东旭上海交通大学

学位级别：硕士

在信息量激增的今天,串行数据传输技术是解决高速数据传输问题的有效手段之一。针对不同的串行数据传输场景,业界制定了诸多规范。针对长距光纤通信,同步光纤网络/同步数字架构（Synchronous Optical Network/Synchronous Digital Hiera... 详细信息

在信息量激增的今天,串行数据传输技术是解决高速数据传输问题的有效手段之一。针对不同的串行数据传输场景,业界制定了诸多规范。针对长距光纤通信,同步光纤网络/同步数字架构（Synchronous Optical Network/Synchronous Digital Hierarchy,SONET/SDH）协议被广泛认可并采纳。而符合协议抖动规范的时钟数据恢复电路设计则是本文要讨论的主要内容。通过研究SONET/SDH协议中相关抖动指标规范,本文在分析离散时域环路系统特性的基础上,就时钟恢复电路设计做出了如下工作:本文提出了可以用于10Gbps数据率的前端采样器,采样器的基本模块由电流逻辑模式（Current Mode Logic,CML）型D触发器构成。为了取得较高的工作频率,采样器的第一级通常会使用电感拓宽工作范围,但电感的引入会增加芯片的面积。本文提出的CML型D触发器,通过合理配比输入D锁存器和负载锁存器的晶体管尺寸,降低D触发器迟滞效应带来的影响,从而取得了采样器较高的工作频率范围。不同频率和幅度的输入抖动,对环路带宽提出了要求。增益可变的数字环路滤波器的使用,增加了环路带宽的灵活度。并且,相较于使用大面积电容器的无源滤波器,本文提出的数字环路滤波器可以减少环路面积占用。环路滤波器的第一个积分环节设计了比例增益动态可变的数字滤波器。该滤波器可以在抖动幅度较大时,提供更大的频率追踪范围;在抖动幅度较小时,提供更准确的频率追踪精度。通过带宽控制,可以有效的对噪声进行滤除,降低抖动。滤波器能够取得的最高频率追踪范围为±488ppm,最大环路追踪精度为±122ppm。同时,为了取得较好的线性度性能,第二个积分环节在温度计码的基础上,提出了奇偶相位旋转器的编码,减少时钟在晶体管之间的切换,从而提高插值器的线性度,抑制了抖动生成。本文提出了可以同时用于I/Q时钟和8相时钟的具有两种工作模式的相位插值器,以应对满足不同外部PLL的需求:当输入时钟为I/Q正交时钟时,相位插值器启用预合成、耦合模块和插值模块;当输入时钟为8相时钟时,相位插值器仅启用插值模块。在此结构中,预合成模块实现I/Q相位到8相位的转化,并对时钟幅度微调;耦合模块则调整直流工作点;插值模块实现精确的相位合成功能。基于以上研究和HLMC 55nmdr工艺,本文对时钟数据恢复电路进行了原理、版图设计以及前后仿真,并取得了以下设计结果:首先,单个CML D触发器并CML缓冲器的CLK2Q时间为65ps。它通过牺牲一定延迟,取得了较好的驱动性能,经过设计优化,采样器结构功耗最终为37.72m W;经过仿真计算,相位插值器的最大INL为11°,最大DNL偏差为0.5 LSB,相位插值器功耗优化为14.32m W;解复用器,最终优化功耗为2.058m W,数字环路滤波器和控制逻辑功耗为0.138m W。整体仿真结果显示,CDR能效比为5.424m W/Gbps,在输入0.15UI,4MHz正弦抖动的情况下,前后仿真输出数据抖动分别为0.0111UI@625MHz和0.0372UI@625MHz。

关键词：串行解串技术时钟数据恢复电路相位插值器数字环路滤波器电流模式逻辑

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锁相环频合器的分频器的设计及其环路的分析

锁相环频合器的分频器的设计及其环路的分析

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作者：张峰电子科技大学

学位级别：硕士

现代科技的发展对信号源提出了越来越高的要求,要求信号源的频带宽、频率分辨率高、频率稳定度高、相位噪声和杂散很低、能程控等。频率合成技术是产生大量高精度频率信号的主要技术,频率合成器是一种相位锁定装置,是通讯、雷达、仪器... 详细信息

现代科技的发展对信号源提出了越来越高的要求,要求信号源的频带宽、频率分辨率高、频率稳定度高、相位噪声和杂散很低、能程控等。频率合成技术是产生大量高精度频率信号的主要技术,频率合成器是一种相位锁定装置,是通讯、雷达、仪器仪表、高速计算机和导航设备中的一个重要组成部分。频率合成器是可由一个工作范围在GHz范围的锁相环构成。在高频范围内工作的锁相环是整个系统中功耗最大的部分之一,因此对锁相环的低功耗研究对降低整个系统的功率损耗有着重要的意义。分数分频频率合成器则是近年来出现的一种新技术,它与传统的整数分频频率合成器相比具有频率分辨率高、相位噪声低等优点。前置分频器位于高频锁相环的反馈部分。由于工作频率很高,前置分频器也是锁相环中功耗最大的部分之一。低功耗的前置分频器设计可以很大程度上降低整个锁相环的功率损耗。本文首先介绍了锁相环的基本结构,对处于锁定时的线形数学模型的推导和分析以及在时域和频域的响应,并对其环路特性进行了讨论。第三章在传统设计结构的基础上针对相位噪声的问题对预分频器以及前置放大器进行了改进(预分频器采用双模CML结构,前置放大器采用带输入匹配网络的差分结构),完成了具有低相位噪声的用于整数分频频率合成器的预分频器及前置放大器的电路与版图的设计以及芯片的测试工作(TSMC,0.35um CMOS工艺),频率合成器芯片测试结果显示,工作范围为20MHz-1300MHz,系统在频率偏离100KHz点相位噪声达到-124.60dBc/Hz,在锁定状态频率偏移为22Hz,锁定时间为35ms,符合了设计指标的要求;其次,完成了一种用于采用三阶sigma-delta调制器的Fractional-N锁相环频率合成器的电路设计与版图设计(TSMC,0.35um CMOS工艺)。预分频器采用可编程的分频设计,分频范围是64-127,最高输入频率可达1.6GHz。最后分析了PLL的基本设计步骤以及其他模块的设计,并给出了其测试的结果,并进行了分析。

关键词：锁相环频率合成器相位噪声预分频器单相时钟结构电流模式逻辑 sigma-delta调制器多级噪声调整器

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高集成四通道散射驱动SoC芯片设计与实现

高集成四通道散射驱动SoC芯片设计与实现

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作者：徐菁东南大学

学位级别：硕士

6G将开启一个万物智联的时代,给人们的生活带来巨大变革。虽然愿景美好,6G也面临着许多实际的技术限制。当基站天线阵列部署的物理尺寸受限时,传统MIMO架构已经不能满足系统频谱利用率的要求。智能超表面能够实现灵活的天线架构,同时具... 详细信息

6G将开启一个万物智联的时代,给人们的生活带来巨大变革。虽然愿景美好,6G也面临着许多实际的技术限制。当基站天线阵列部署的物理尺寸受限时,传统MIMO架构已经不能满足系统频谱利用率的要求。智能超表面能够实现灵活的天线架构,同时具有尺寸、硬件复杂性、成本和功耗等方面的优势,使其成为下一代无线通信系统中极具吸引力的硬件架构方案。本文面向可编程数字超表面阵列应用需求,开展自主可控硅基CMOS散射驱动芯片研制。重点突破散射调控芯片实用化核心技术,创新性实现全集成、低成本、可扩展散射驱动芯片,为后期智能超表面阵列应用提供支撑。所研制的高集成散射驱动SoC芯片,具有四个独立控制的输出通道,集成数控驱动放大器、数字逻辑控制、带隙基准、SPI接口等多个功能模块。应用于可编程数字超表面时,该驱动芯片可在数字逻辑控制下产生特定值的电流驱动超表面单元内的有源器件工作,使超表面单元的数字编码成为可能。本文给出了基于CML(Current Mode Logic)和DAC(Digital to Analog)两种结构的驱动放大器设计方案,详细介绍了驱动放大器的设计理论、关键电路原理图设计和版图设计技术。基于Cadence软件对两者进行性能仿真,最后择优应用于系统芯片。高集成四通道散射驱动SoC芯片基于65-nm CMOS工艺完成设计和流片。经过系统测试验证,驱动芯片实现四通道独立控制,输出电流实现0-50m A调控范围和6比特精度,电阻和二极管负载下均实现100MHz调控速率,满足超表面阵列系统设计的各项指标要求,具有广阔的应用前景。

关键词：驱动器电流模式逻辑数模转换器智能超表面 CMOS工艺

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2.5Gbps收发器中1:2解复用电路的设计

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电子设计工程 2014年第9期22卷 101-103页

作者：邓军勇蒋林曾泽沧西安邮电大学电子工程学院陕西西安710121

在2.5 Gbps高速串行收发系统接收端中1到2解复用电路位对于降低内核工作速度,减轻设计压力,提高电路稳定性起着关键作用。本文描述了基于电流模式逻辑的解复用电路工作原理,按照全定制设计流程采用SMIC0.18um混合信号工艺完成了高速差... 详细信息

在2.5 Gbps高速串行收发系统接收端中1到2解复用电路位对于降低内核工作速度,减轻设计压力,提高电路稳定性起着关键作用。本文描述了基于电流模式逻辑的解复用电路工作原理,按照全定制设计流程采用SMIC0.18um混合信号工艺完成了高速差分数据的1到2解复用,并采用SpectreVerilog进行了数模混合仿真,结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作。

关键词：解复用电路电流模式逻辑混合仿真半速率结构

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锁相环中一种新型的前置放大器的设计

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计算机与数字工程 2008年第3期36卷 151-153页

作者：张峰陈勇电子科技大学微电子与固体电子学院成都610054

对一种应用于锁相环分频器中的前置放大电路模块进行分析和设计,使得该模块具有由单端输入到双端差分输出,电源噪声抑制性能好,频率范围广以及电源输入范围宽等特点。采用TSMC的0.35um的工艺模型仿真,测试结果表明,其电源输入的范围为2.... 详细信息

对一种应用于锁相环分频器中的前置放大电路模块进行分析和设计,使得该模块具有由单端输入到双端差分输出,电源噪声抑制性能好,频率范围广以及电源输入范围宽等特点。采用TSMC的0.35um的工艺模型仿真,测试结果表明,其电源输入的范围为2.5V-6.5V,锁相环的最高工作频率可以达到1.3GHz。

关键词：锁相环前置分频器前置放大器电流模式逻辑低压差线性稳压器

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USB3.0中五分频电路设计

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现代电子技术 2011年第20期34卷 181-183页

作者：赵光宫玉彬电子科技大学物理电子学院四川成都610054

基于65 nm CMOS工艺,分别采用CML电路和TSPC电路设计并实现一种新型五分频电路,适用于USB 3.0物理层中时钟频率的五分频转换,且输出占空比基本满足50%,仿真结果表明采用CML电路构建的分频器可稳定工作在8 GHz的输入时钟频率,此时功耗为1... 详细信息

基于65 nm CMOS工艺,分别采用CML电路和TSPC电路设计并实现一种新型五分频电路,适用于USB 3.0物理层中时钟频率的五分频转换,且输出占空比基本满足50%,仿真结果表明采用CML电路构建的分频器可稳定工作在8 GHz的输入时钟频率,此时功耗为1.9 mW,采用TSPC电路构建的分频器可稳定工作在10 GHz输入时钟频率,此时功耗为0.2 mW,2种分频电路都满足USB 3.0规范要求,完全达到预期目标。

关键词：分频器触发器电流模式逻辑单相位时钟逻辑

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高速收发器中解复用电路的设计

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微型机与应用 2014年第11期33卷 60-64页

作者：邓军勇蒋林曾泽沧西安邮电大学电子工程学院陕西西安710121

采用SMIC 0.18μm CMOS工艺,设计了高速收发器中双模1:8/1:10解复用电路。解复用电路采用半速率结构,基于电流模式逻辑完成对2.5 Gb/s差分数据1:2解复用电路;基于交替反相的锁存器和反馈逻辑完成双模4/5时钟分频和占空比调节;通过适当... 详细信息

采用SMIC 0.18μm CMOS工艺,设计了高速收发器中双模1:8/1:10解复用电路。解复用电路采用半速率结构,基于电流模式逻辑完成对2.5 Gb/s差分数据1:2解复用电路;基于交替反相的锁存器和反馈逻辑完成双模4/5时钟分频和占空比调节;通过适当的相位控制实现了由相位控制链、交替存储链和同步输出链构成的1:4/1:5模式可选的数字CMOS解复用电路;1:2与1:4/1:5解复用级联完成1:8/1:10串并转换。采用数模混合仿真方法对电路进行仿真,结果表明该电路能可靠工作。

关键词：半速率时钟结构解复用 CMOS 电流模式逻辑锁存器

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