检索结果-内蒙古大学图书馆

作者：喻葳 100080 北京市海淀区成府路28号11层3-1110-07

本发明公开了一种基于分布式功能单元的微处理器架构，包括指令译码器，能够把当前需要执行的机器指令解码成若干微指令，并将微指令发送到对应的功能单元；功能单元，包括独立的硬件模块，完整的控制逻辑和数据路径，并提供完全基于硬... 详细信息

标准号: CN106528052A

本发明公开了一种基于分布式功能单元的微处理器架构，包括指令译码器，能够把当前需要执行的机器指令解码成若干微指令，并将微指令发送到对应的功能单元；功能单元，包括独立的硬件模块，完整的控制逻辑和数据路径，并提供完全基于硬件实现的各种操作；数据互联模块，能够使不同功能单元之间的数据交换；微指令分发网络，将所述微指令从所述指令解码器中分发到对应的功能单元中。与传统处理器架构相比，以分布式独立功能单元为基础的处理器架构能够不使用流水线连接处理器各个部分，而是通过数据互联模块将各个功能单元互联，可以无缝隙添加硬件加速模块。

关键词：功能单元微指令数据互联独立功能单元微处理器架构硬件加速模块处理器架构传统处理器分布式功能连接处理器指令解码器指令译码器解码分发网络机器指令控制逻辑数据交换数据路径硬件模块硬件实现无缝隙流水线分发架构互联

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支持混合安全和不安全媒体路径的机顶盒结构

支持混合安全和不安全媒体路径的机顶盒结构

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作者：陈学敏新加坡新加坡市

本发明涉及支持混合安全和不安全媒体路径的机顶盒结构，提出了一种多媒体处理装置，诸如机顶盒，具有多个用于支持提供不同安全级别的多个媒体路径的可选择的硬件和软件部件。通常，每个安全级别对应特定认证服务边界定义或用于管理诸... 详细信息

标准号: CN103826165B

本发明涉及支持混合安全和不安全媒体路径的机顶盒结构，提出了一种多媒体处理装置，诸如机顶盒，具有多个用于支持提供不同安全级别的多个媒体路径的可选择的硬件和软件部件。通常，每个安全级别对应特定认证服务边界定义或用于管理诸如硬件加速模块和软件界面的密钥/认证和安全管理方案。可以自适应地采用不同的部件组以确保对一个或多个安全限制的复合兼容性并且解决部件的不可用性。例如可以基于具体的源或媒体来应用安全限制，并且可以在提供相应安全级别的多个路径上提供不同版本的媒体项。在一个实施方式中，服务运营商或内容提供商可以提供必需的认证或安全要求，或者则协助路径部件的选择。

关键词：安全级别机顶盒多媒体处理装置硬件加速模块服务运营商内容提供商安全管理安全限制安全要求边界定义不可用性路径部件媒体路径认证服务软件部件应用安全支持提供部件组兼容性媒体项自适应认证密钥复合不安安全管理

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摄像头智能筛选系统

摄像头智能筛选系统

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作者：刘一清张文杰 200241 上海市闵行区东川路500号

本发明公开了一种摄像头智能筛选系统，它包括：电源模块、摄像头采集模块、核心处理器、硬件加速模块、图像增强模块、高速存储模块、传输模块。核心处理器负责将摄像头采集模块处采集到的视频数据通过预设的参数进行筛选，硬件加速器... 详细信息

标准号: CN107124586A

本发明公开了一种摄像头智能筛选系统，它包括：电源模块、摄像头采集模块、核心处理器、硬件加速模块、图像增强模块、高速存储模块、传输模块。核心处理器负责将摄像头采集模块处采集到的视频数据通过预设的参数进行筛选，硬件加速器模块负责优化核心处理器处理速度，图像增强模块用于增强图像视觉显示，高速存储模块用于存放大量的视频数据，最后通过传输模块，传输到以太网或者显示器上。本发明实现了一种在摄像头端直接进行视频帧数据高速筛选，并传输至以太网或者直接用于显示的摄像头智能筛选系统。

关键词：核心处理器摄像头摄像头采集模块高速存储模块图像增强模块智能筛选系统传输模块视频数据以太网筛选硬件加速模块视频帧数据硬件加速器传输电源模块视觉显示增强图像预设显示器采集优化

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一种支持多任务并行的多核SoC架构设计方法

一种支持多任务并行的多核SoC架构设计方法

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作者：陶飞邹孝付张霖 100191 北京市海淀区学院路37号

本发明涉及一种支持多任务并行的多核SoC架构设计方法，该方法主要包括：搭建MicroBlaze双核模块和ARM双核模块，并基于此设计基于多核多线程的多任务并行执行模块，同时基于FPGA设计硬件加速模块。本发明通过FPGA同时采集外部多路数据... 详细信息

标准号: CN105260164B

本发明涉及一种支持多任务并行的多核SoC架构设计方法，该方法主要包括：搭建MicroBlaze双核模块和ARM双核模块，并基于此设计基于多核多线程的多任务并行执行模块，同时基于FPGA设计硬件加速模块。本发明通过FPGA同时采集外部多路数据，然后将多路数据传输到不同核上并行执行，其中设计FPGA通过User‑IP与MicroBlaze双核交互、FPGA通过User‑IP和Linux驱动模块与ARM双核交互、MicroBlaze双核之间通过MailBox交互、ARM双核之间通过Cache交互、MicroBlaze双核与ARM双核之间通过OCM交互。本发明通过构建多核SoC架构，能够实现多任务在多核上的并行执行，极大地提升多任务的执行效率。

关键词：双核并行执行双核模块多核SoC 多核多路数据传输硬件加速模块多路数据架构设计多线程构建并行架构采集外部

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一种用于求解微分方程的硬件加速装置及加速方法

一种用于求解微分方程的硬件加速装置及加速方法

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作者：姚小城殷进勇刘煜王洋吴建鲁李毅陶峥嵘董海祥王永李小亮 222000 江苏省连云港市圣湖路18号

本发明公开了一种用于求解微分方程的硬件加速装置，由输入输出缓存模块、串并转换模块和基于龙哥库塔的硬件加速模块组成。输入输出缓存模块主要用于与主控直接交互数据的缓存，加速单元与主控之间的所有数据均通过输入输出缓存交互。... 详细信息

标准号: CN106527999A

本发明公开了一种用于求解微分方程的硬件加速装置，由输入输出缓存模块、串并转换模块和基于龙哥库塔的硬件加速模块组成。输入输出缓存模块主要用于与主控直接交互数据的缓存，加速单元与主控之间的所有数据均通过输入输出缓存交互。串并/并串转换模块主要是负责将输入缓存的读出的数据根据需要多种并行输出，将硬件加速模块的并行输出数据转换为串行数据。基于龙哥库塔的硬件加速模块主要负责实现微分方程求解的硬件加速。该用于求解微分方程的硬件加速装置通过提出通用的计算架构，结合FPGA局部可重构特性，通过对核心计算单元的灵活配置，实现对微分方程组求解的硬件加速的通用化，从而有效地满足各种微分方程组快速求解的应用需求。

关键词：求解输入输出缓存硬件加速模块微分方程硬件加速装置微分方程组硬件加速库塔主控通用化并串转换模块并行输出数据串并转换模块缓存串行数据计算单元加速单元灵活配置输入缓存应用需求直接交互可重构通用的有效地读出并行架构输出转换

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硬件加速器虚拟化

硬件加速器虚拟化

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作者：汪伟 M·保利克 J·帕里加拿大安大略省

一般提供了虚拟化硬件加速的技术。在一些示例中，协同监管器组件可被配置为多路复用多个域的请求以在半虚拟化环境中访问诸如现场可编程门阵列(FPGA)、专用集成电路(ASIC)或相当的加速器的硬件加速器。超请求可用于硬件加速虚拟化，其... 详细信息

标准号: CN105579959A

一般提供了虚拟化硬件加速的技术。在一些示例中，协同监管器组件可被配置为多路复用多个域的请求以在半虚拟化环境中访问诸如现场可编程门阵列(FPGA)、专用集成电路(ASIC)或相当的加速器的硬件加速器。超请求可用于硬件加速虚拟化，其中硬件加速模块同时加载对第一加速器应用的请求的数据的一部分和对第二加速器应用的另一请求的数据的一部分并且同时处理两个部分的数据。直接位于设备驱动器层上，协同监管器可以通过直接存储器访问(DMA)上下文切换来安排同时对硬件加速器的访问请求的部分。

关键词：加速器请求硬件加速器硬件加速监管器虚拟化现场可编程门阵列直接存储器访问协同设备驱动器层硬件加速模块专用集成电路上下文切换虚拟化环境多路复用访问请求同时处理同时加载多个域可用两个应用配置安排访问

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一种支持多任务并行的多核SoC架构设计方法

一种支持多任务并行的多核SoC架构设计方法

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作者：陶飞邹孝付张霖 100191 北京市海淀区学院路37号

标准号: CN105260164A

本发明涉及一种支持多任务并行的多核SoC架构设计方法，该方法主要包括：搭建MicroBlaze双核模块和ARM双核模块，并基于此设计基于多核多线程的多任务并行执行模块，同时基于FPGA设计硬件加速模块。本发明通过FPGA同时采集外部多路数据，然后将多路数据传输到不同核上并行执行，其中设计FPGA通过User-IP与MicroBlaze双核交互、FPGA通过User-IP和Linux驱动模块与ARM双核交互、MicroBlaze双核之间通过MailBox交互、ARM双核之间通过Cache交互、MicroBlaze双核与ARM双核之间通过OCM交互。本发明通过构建多核SoC架构，能够实现多任务在多核上的并行执行，极大地提升多任务的执行效率。

关键词：双核并行执行双核模块多核SoC 多任务多核多任务并行执行多路数据传输硬件加速模块多任务并行多路数据架构设计同时采集执行效率多线程搭建构建一种设计架构外部提升涉及支持

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一种用FPGA实现的服务器硬件加速的方法

一种用FPGA实现的服务器硬件加速的方法

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作者：岳自超童元满李仁刚 250101 山东省济南市高新区浪潮路1036号

本发明公开了一种用FPGA实现的服务器硬件加速的方法，其具体实现过程为：在FPGA内构建QPI总线模块、硬件加速模块、高速缓冲存储区、报文转换模块，报文转换模块将硬件加速模块发起的内存读写操作转换为一系列的QPI报文送到QPI总线模... 详细信息

标准号: CN104657308A

本发明公开了一种用FPGA实现的服务器硬件加速的方法，其具体实现过程为：在FPGA内构建QPI总线模块、硬件加速模块、高速缓冲存储区、报文转换模块，报文转换模块将硬件加速模块发起的内存读写操作转换为一系列的QPI报文送到QPI总线模块，同时将QPI总线返回的读写响应发送到硬件加速模块。该一种用FPGA实现的服务器硬件加速的方法与现有技术相比，借助FPGA的可重配性，对不同的计算场景可配置不同的加速算法，有较高的灵活性和扩展性。利用QPI总线访问系统内存空间，提供了比主流PCIe总线更高的带宽和更小的访存延时。

关键词：硬件加速模块报文服务器硬件转换模块总线模块总线高速缓冲存储读写操作计算场景加速算法具体实现系统内存总线访问扩展性读写延时内存带宽响应主流转换

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支持混合安全和不安全媒体路径的机顶盒结构

支持混合安全和不安全媒体路径的机顶盒结构

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作者：陈学敏美国加利福尼亚州

标准号: CN103826165A

关键词：安全级别多媒体处理装置硬件加速模块机顶盒结构内容提供商硬件和软件可用性安全管理安全限制边界定义服务运营路径部件媒体路径认证服务应用安全部件组机顶盒兼容性认证密钥版本复合软件管理

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基于程序执行轨迹的SoC硬件加速模块提取方法

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中国集成电路 2008年第3期17卷 40-44页

作者：桑胜田喻明艳叶以正哈尔滨工业大学微电子中心哈尔滨150001

程序执行轨迹(Program executions trace,以下简称trace)是程序执行过程的指令流信息的记录,trace完整地记录了程序执行过程中所执行指令的内容和顺序。对于大多数程序,少数几个较短的热trace决定了系统的总体性能。本文提出了基于程序... 详细信息

程序执行轨迹(Program executions trace,以下简称trace)是程序执行过程的指令流信息的记录,trace完整地记录了程序执行过程中所执行指令的内容和顺序。对于大多数程序,少数几个较短的热trace决定了系统的总体性能。本文提出了基于程序执行轨迹提取加速模块的软硬件划分方法。利用热trace提取算法划分系统中关键的trace到硬件,使用分支断言构造原子执行单位,以较小的硬件代价获得较高的加速比。在本文实验中,与采用模拟退火算法的指令级细粒度划分相比,获得的性能平均高9.6%,最终结果硬件面积小29%。

关键词：程序执行轨迹硬件加速模块 SoC 软硬件划分提取方法集成电路

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