随着集成电路工艺的进步、工作频率的提高,数字电路中的单粒子瞬态脉冲效应(Single Event Transient,SET)问题越来越突出。目前主要通过故障模拟方式来进行SET的研究,其中脉冲注入及传播模型的准确性是故障模拟技术中的关键点。由于半导体器件特征尺寸的减小,电路规模的增大,使得SET效应的模拟出现了新情况,其表现为:(1)互连线延时占电路总延时的比重越来越大,而现有的模拟SET的方法只关注了逻辑门延时而忽略了互连线延时的影响,导致不能准确预测电路中瞬态脉冲的脉宽。(2)当某个SET脉冲经过不同路径到达多个存储单元时,将引起多个端口的输出结果出错,造成单粒子多比特翻转(Multiple Bit Upset,MBU),从而使得软错误率评估结果偏高;此外,节点出现多负载时,逻辑门延时也会相应改变,使得对于SET引起的多路径MBU研究更加复杂。为了更加准确的模拟电路中的SET效应,本文针对上面所提两点问题在传统故障模拟系统的基础上,考虑电路中的线负载、逻辑门延时以及多路径传播的影响,从SET脉冲的产生、SET传播、锁存三方面来进行优化建模。针对现代超大规模电路,为了提高仿真速度,提出了基于FPGA的硬件模拟方式来实现模拟加速。本文的主要内容如下:1.研究了单粒子瞬态脉冲的脉宽随互连线长度的变化趋势。通过SPICE仿真,提出了基本逻辑门的SET脉宽随着互连线长度变化的函数模型,实现对门单元的瞬态脉宽的预测。在130nm和90nm工艺下,将模型应用于多种基本单元,验证模型的有效性。SPICE仿真结果显示,该模型理论计算值和仿真结果误差最大为6.09%,最小为0.37%,提高了SET脉宽预测的准确性,为后面的瞬态脉宽预测奠定了基础。2.针对电路中SET引起的多路经MBU现象,搭建了仿真验证平台进行分析。在瞬态脉冲产生方面,考虑了节点扇出对SET注入脉冲的影响,提出了一种改进型脉冲注入模型;在传播延时方面,考虑线负载对逻辑门延时的影响,完成量化延时模型的建模,实现了电路中电气传输特性的模拟;在锁存方面,分析了多路径MBU对锁存概率的贡献,并进行了建模分析;最后通过搭建硬件模拟验证平台分析电路中的多路径MBU现象。3.在ISCAS-85基准电路上,验证电路中互连线延时和多路径MBU的影响。实验结果表明:大部分电路中都存在多路径MBU现象,不同电路其严重程度又有所不同,这是由于电路中多负载情况不同造成的。通过对多路径MBU现象的研究,可以观察电路中发生单粒子瞬态脉冲后系统的损伤严重程度,对电路的可靠性进行评估;同时验证了电路中互连线延时对单粒子瞬态脉冲效应的影响;最后模拟研究了电路中SET引起的输出错误率随其工作频率的变化规律。
暂无评论