检索结果-内蒙古大学图书馆

计算机学报 2018年第2期41卷 323-335页

作者：李延斌唐明李煜光胡晓波彭敏张焕国武汉大学计算机学院武汉430072 电力芯片设计分析国家电网公司重点实验室北京102200 国网新疆电力公司检修公司乌鲁木齐830063

掩码对抗方案自提出以来,从一阶对抗逐渐发展至高阶对抗阶段,安全性及通用性也不断提高.最早的一阶掩码方案主要针对DES算法提出,而后出现的一阶掩码方案则大多以AES为防护目标,并针对于不同的软硬件平台,同时不断减少时间和空间耗费.... 详细信息

掩码对抗方案自提出以来,从一阶对抗逐渐发展至高阶对抗阶段,安全性及通用性也不断提高.最早的一阶掩码方案主要针对DES算法提出,而后出现的一阶掩码方案则大多以AES为防护目标,并针对于不同的软硬件平台,同时不断减少时间和空间耗费.在追求更高安全性的同时,高阶掩码方案也不断朝着通用化的方向发展,主要工作在于设计通用化的S盒掩码方案,保证可应用于任何S盒设计且可抵抗任意阶侧信道攻击.高阶掩码方案已被普遍接受为一种算法级可证明安全的侧信道防护方法,出现以ISW安全性框架为代表的理论安全性证明,以及在此框架下的任意阶掩码方案.然而面向侧信道分析,密码算法设计实现的安全性无法仅仅基于算法安全,针对这种掩码方案理论安全与实际安全间的差距,Roche与Prouff于2011年提出面向硬件设计的安全性掩码方案,但该方案无法运用于已有高阶掩码设计,只是对Rivain和Prouff在CHES2010上提出的RivP方案进行硬件级安全性实现.同时,以实现d阶安全的有限域乘法为例,实现需要加法和乘法的执行次数由O(d^2)增加到O(d^3),由于增加过多的设计资源而对执行效率有较大的影响,降低了方案的实用性.在高效安全的硬件设计平台上,首先,作者分析由于时延不同导致的glitch有可能泄露敏感信息.相比于组合逻辑设计,时序设计下的电路不会产生降阶泄露.除了已有的glitch泄露外,文中还发现存在与硬件设计结构相关的泄露.作者从密码芯片设计者的角度出发,对掩码方案中关键部件的不同硬件设计结构进行分析.作者利用互信息的方法分析并行设计所产生的安全性问题,从理论上证明并行设计存在的安全隐患.在找出掩码设计隐患的基础上给出安全、轻量的安全设计建议,并最终通过实验对比不同设计结构下高阶掩码方案硬件设计的安全性,证明实验结果与理论研究结论一致.

关键词：侧信道高阶掩码方案 glitch 硬件设计结构安全性设计隐患

来源：评论

学校读者我要写书评

暂无评论

一种FFT并行优化算法的FPGA硬件结构设计与实现方法

一种FFT并行优化算法的FPGA硬件结构设计与实现方法

引用

作者：肖海林杨昱东徐芳魏航宇彭远刘红霖李嘉邱斌 430000 湖北省武汉市武昌区友谊大道368号

本发明公开了一种FFT并行优化算法的FPGA硬件结构设计与实现方法，本技术方案针对FFT并行优化算法提出了一种四路并行输入并构建新序列的双并行阵列运算的FPGA硬件结构设计与实现方法，同时通过参数选择判断实现FFT可扩展性设计，N点时... 详细信息

标准号: CN117217164A

本发明公开了一种FFT并行优化算法的FPGA硬件结构设计与实现方法，本技术方案针对FFT并行优化算法提出了一种四路并行输入并构建新序列的双并行阵列运算的FPGA硬件结构设计与实现方法，同时通过参数选择判断实现FFT可扩展性设计，N点时域序列通过新序列产生模块产生新序列，将分解为和后产生两通道四路数据，再通过第一FFT流水线运算模块和第二FFT流水线运算模块实现两通道的双并行阵列结构运算，将两通道运算的输出合并即为N点FFT运算结果，而后在FFT扩展模块中实现2N、4N点的扩展运算。该硬件设计结构简单，在尽可能压缩硬件资源消耗的前提下运算速度提升显著，且在降低硬件资源的前提下实现了硬件结构的可扩展性。

关键词：新序列运算并行优化并行阵列可扩展性运算模块算法流水线硬件设计结构参数选择产生模块扩展模块扩展运算时域序列输出合并速度提升通道运算压缩硬件硬件结构硬件资源资源消耗构建并行分解

来源：评论

学校读者我要写书评

暂无评论

一种规模可扩展的卷积神经网络加速系统

一种规模可扩展的卷积神经网络加速系统

引用

作者：沈琳喻 210012 江苏省南京市雨花台区软件大道170-1号4幢6层601室

本发明公开了一种规模可扩展的卷积神经网络加速系统，包括XDMA模块、存储器接口模块、同步模块、控制模块、外部存储器以及至少一个加速核；发明卷积神经网络最主要的运算为乘加计算，这些计算采用专用电路来实现，无论在性能和功耗上... 详细信息

标准号: CN114519425A

本发明公开了一种规模可扩展的卷积神经网络加速系统，包括XDMA模块、存储器接口模块、同步模块、控制模块、外部存储器以及至少一个加速核；发明卷积神经网络最主要的运算为乘加计算，这些计算采用专用电路来实现，无论在性能和功耗上相比处理器皆有较大的提升；本发明提出了多通道并行运算的架构，克服了脉动阵列架构闲置率高、可扩展性差的缺点；将输入数据、权值参数分别存储于输入缓存单元、权值缓存单元中，以便于运算过程中高效地存取数据；按照既定规则切换权值参数缓存和输入缓存单元缓存的地址，依次将输入缓存单元和权值参数输入运算单元进行卷积运算，统一了不同尺寸、不同步长的卷积运算流程，简化了硬件设计结构。

关键词：输入缓存单元权值参数缓存卷积神经网络卷积运算架构存储器接口模块输入运算单元硬件设计结构外部存储器并行运算存取数据缓存单元既定规则加速系统可扩展性控制模块脉动阵列同步模块运算过程专用电路多通道可扩展处理器功耗运算存储闲置统一

来源：评论

学校读者我要写书评

暂无评论

一种基于嵌入式的TOF测控系统

一种基于嵌入式的TOF测控系统

引用

作者：邱春玲汪正昊龙涛齐超冯玉成 130012 吉林省长春市前进大街2699号

一种基于嵌入式的TOF测控系统，通过电源管理模块与电源直接相连，并分别与各工作模块通过电源线进行连接；通过真空测控模块和数据采集模块的信号输出端与中央信息处理单元的信号输入端相连；离子透镜模块、电控模块和脉冲电源模块分... 详细信息

标准号: CN215416348U

一种基于嵌入式的TOF测控系统，通过电源管理模块与电源直接相连，并分别与各工作模块通过电源线进行连接；通过真空测控模块和数据采集模块的信号输出端与中央信息处理单元的信号输入端相连；离子透镜模块、电控模块和脉冲电源模块分别与中央信息处理单元通过信号线相互接通；中央信息处理单元通过通讯总线与外部计算机工作站相机接通。本实用新型通过主从式硬件设计结构的高度集成，将硬件资源进行有序分配，便于硬件电路的维护和升级，有很强的硬件功能扩展和升级能力；通过在中央信息处理单元内嵌入主处理器，方便一致嵌入式实时操作系统，有效提高测控系统的实时性和效率，又增强了系统的功能扩展和升级能力。

关键词：中央信息处理单元测控系统接通升级嵌入式实时操作系统电源管理模块脉冲电源模块数据采集模块硬件设计结构本实用新型外部计算机信号输出端信号输入端测控模块电控模块高度集成工作模块功能扩展离子透镜通讯总线硬件电路硬件功能硬件资源主处理器电源线嵌入式实时性信号线主从式嵌入工作站电源相机分配维护

来源：评论

学校读者我要写书评

暂无评论

一种GPIO测试方法和装置

一种GPIO测试方法和装置

引用

作者：曾菊香齐冀李乐乐 450018 河南省郑州市郑东新区心怡路278号16层1601室

本申请实施例公开了一种GPIO测试方法，根据GPIO的硬件设计结构，构建该GPIO对应的测试文件，该测试文件中包括该GPIO待测试引脚的测试信息；读取测试文件中的测试信息，自动运行测试脚本对待测试引脚进行测试；根据用户输入的测试数据... 详细信息

标准号: CN109032878A

本申请实施例公开了一种GPIO测试方法，根据GPIO的硬件设计结构，构建该GPIO对应的测试文件，该测试文件中包括该GPIO待测试引脚的测试信息；读取测试文件中的测试信息，自动运行测试脚本对待测试引脚进行测试；根据用户输入的测试数据自动生成待测试引脚对应的测试结果。该测试方法仅通过读取测试文件中的测试信息，即可自动运行测试脚本对GPIO待测试引脚进行测试，无需人工纯手动对GPIO各待测试引脚进行测试，人工仅需要将自身观察到的测试现象相应地作为测试数据输入测试系统中，测试系统即可自动地生成对应的测试结果，由此通过人工交互的方式大大提高了GPIO的测试效率，同时也减少了测试过程中可能出现的差错。

关键词：测试引脚测试测试信息测试脚本测试文件读取测试自动运行测试数据自动生成硬件设计结构测试过程测试数据测试系统测试效率人工交互输入测试自动地构建差错观察申请

来源：评论

学校读者我要写书评

暂无评论

一种多通道并行的卷积神经网络加速器

一种多通道并行的卷积神经网络加速器

引用

作者：沈琳喻 210012 江苏省南京市雨花台区软件大道170-1号4幢6层601室

本发明公开了一种多通道并行的卷积神经网络加速器，将卷积神经网络的卷积层采取多个通道的数据并行输入的结构，包括至少一个以上的n个PE运算单元，n个PE运算单元并行运算；一个PE运算单元输出一个输出特征谱，n个PE运算单元同时输出n... 详细信息

标准号: CN113610213A

本发明公开了一种多通道并行的卷积神经网络加速器，将卷积神经网络的卷积层采取多个通道的数据并行输入的结构，包括至少一个以上的n个PE运算单元，n个PE运算单元并行运算；一个PE运算单元输出一个输出特征谱，n个PE运算单元同时输出n个输出特征谱；本发明提出了多通道并行运算的PE架构，克服了脉动阵列架构PE闲置率高、可扩展性差的缺点；基于上述PE架构多通道并行运算的特点，按照既定规则切换权值参数缓存和输入特征谱缓存的地址，依次将输入特征谱和权值参数输入到PE进行卷积运算，统一了不同尺寸、不同步长的卷积运算流程，简化了硬件设计结构。

关键词：并行运算多通道卷积神经网络缓存架构卷积运算权值参数输出特征输入特征并行硬件设计结构既定规则可扩展性脉动阵列输出加速器卷积闲置统一

来源：评论

学校读者我要写书评

暂无评论

一种无线抄表系统的睡眠唤醒方法

一种无线抄表系统的睡眠唤醒方法

引用

作者：周晓明王薇归成希张燕朱琰 215123 江苏省苏州市工业园区林泉街399号

本发明公开了一种无线抄表系统的睡眠唤醒方法，若上位机处于工作态，协调器广播唤醒包，唤醒网络中所有节点，节点被唤醒后修改自身状态为持续工作态；若上位机处于不工作态，发送方通过向接收方多次发送探测包来唤醒节点，此时节点依... 详细信息

标准号: CN104202801B

本发明公开了一种无线抄表系统的睡眠唤醒方法，若上位机处于工作态，协调器广播唤醒包，唤醒网络中所有节点，节点被唤醒后修改自身状态为持续工作态；若上位机处于不工作态，发送方通过向接收方多次发送探测包来唤醒节点，此时节点依然处于睡眠唤醒态。根据上位机是否工作，使用广播唤醒包或是点对点多次发送探测包的方法唤醒节点，这样可以根据上位机的不同的工作状态发生采用不同的唤醒方法，不需要使用长度较大的前导包，并且硬件设计结构简单，可以有效的降低功耗。

关键词：唤醒上位机工作态多次发送睡眠唤醒探测包无线抄表系统硬件设计结构前导降低功耗自身状态点对点发送方接收方协调器广播网络

来源：评论

学校读者我要写书评

暂无评论

一种专用配线设施安全技术防护系统

一种专用配线设施安全技术防护系统

引用

作者：帅浔 100062 北京市东城区东花市南里东区8号楼7层2单元708

本发明公开了一种专用配线设施安全技术防护系统，其技术要点是，包括在GIS技术基础上以动态图形化和目录方式呈现配线设施实时状态管理平台、安装在通信局通信机房内前置测控机和装置于配线、配纤箱内的安全测控终端，所述的前置测控... 详细信息

标准号: CN108777016A

本发明公开了一种专用配线设施安全技术防护系统，其技术要点是，包括在GIS技术基础上以动态图形化和目录方式呈现配线设施实时状态管理平台、安装在通信局通信机房内前置测控机和装置于配线、配纤箱内的安全测控终端，所述的前置测控机内设有测控管理模块、通信协议模块、远程供电模块、通讯检测模块和平台信息处理模块，所述的安全测控终端内设有数重检测模块和内嵌式流程处理芯片；本发明的有益效果是：采用组合密码校对，自我保护手段完整，安全性较高；模块化的硬件设计结构，高可靠性的CMOS集成电路和可编程器件，适用于各类终端出入口控制；测控距离更远、自动控制更可靠；适应多种传输媒介，测控组网性价比高。

关键词：配线测控终端测控机前置通信协议模块通讯检测模块信息处理模块硬件设计结构可编程器件测控管理测控距离传输媒介动态图形高可靠性管理平台技术防护技术要点检测模块流程处理目录方式设施安全实时状态通信机房远程供电自我保护组合密码出入口模块化内嵌式通信局组网测控校对芯片终端安全

来源：评论

学校读者我要写书评

暂无评论

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案：

请选择收藏分类：

通借通还

建议与咨询 留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案： 新增检索档案 确定 取消

请选择收藏分类： 新增自定义分类 确定 取消

通借通还

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

请选择保存的检索档案：

请选择收藏分类：