检索结果-内蒙古大学图书馆

咸阳师范学院学报 2009年第4期24卷 52-54,64页

作者：韩改宁许青林段群咸阳师范学院信息工程学院陕西咸阳712000

针对硬件逻辑设计中存在开发和方针困难等问题,提出了基于Linux系统下,利用iverilog和GTKwave开发工具实现硬件逻辑设计,并采用verilog硬件语言进行逻辑程序设计,利用iverilog提供命令行的编译模式和文本界面的输出及通过VCD格式文件在... 详细信息

针对硬件逻辑设计中存在开发和方针困难等问题,提出了基于Linux系统下,利用iverilog和GTKwave开发工具实现硬件逻辑设计,并采用verilog硬件语言进行逻辑程序设计,利用iverilog提供命令行的编译模式和文本界面的输出及通过VCD格式文件在图形化的窗口中进行波形仿真。在硬件逻辑设计中,对于verilog HDL描述的逻辑功能模块和验证采用此方案,使用起来非常方便,直观,并通过实例进行了验证说明。

关键词： verilog HDL verilog GTKwave 硬件逻辑

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具有硬件逻辑和精度自检功能的STD A/D模板

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应用科技 1994年第1期21卷 10-13页

作者：罗耀华孙晓光陈晓宁自动控制系

深入分析了STD A/D模板的硬件逻辑和精度自检的原理,并对硬件的具体实现作了详细介绍.

关键词：硬件逻辑精度自检 A/D模板

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基于硬件逻辑的微处理器通用开发系统的设计

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现代电子技术 2008年第2期31卷 68-70,73页

作者：汤旭慧深圳职业技术学院电子与信息工程学院广东深圳518055

提出通过硬件逻辑芯片和加载不同的硬件逻辑配置软件,实现控制不同种类微处理器的相关功能管脚能够灵活映射连接到同一外围接口应用电路上。从而达到在不改变开发系统其他任何硬件结构的情况下实现微处理器型号的快速更换,解决了现存的... 详细信息

提出通过硬件逻辑芯片和加载不同的硬件逻辑配置软件,实现控制不同种类微处理器的相关功能管脚能够灵活映射连接到同一外围接口应用电路上。从而达到在不改变开发系统其他任何硬件结构的情况下实现微处理器型号的快速更换,解决了现存的对于不同微处理器需要设计不同开发实验系统的问题。

关键词：微处理器硬件逻辑开发系统管脚映射

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用于从图形处理单元的着色器处理单元写入光线跟踪数据的方法和硬件逻辑

用于从图形处理单元的着色器处理单元写入光线跟踪数据的方法和硬...

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作者： D·巴纳德英国赫特福德郡

本发明涉及用于从图形处理单元的着色器处理单元写入光线跟踪数据的方法和硬件逻辑。用于图形处理单元的着色器处理单元，该着色器处理单元被配置成执行一个或多个光线跟踪着色器，该一个或多个光线跟踪着色器生成与一条或多条光线相关... 详细信息

标准号: CN116894758A

本发明涉及用于从图形处理单元的着色器处理单元写入光线跟踪数据的方法和硬件逻辑。用于图形处理单元的着色器处理单元，该着色器处理单元被配置成执行一个或多个光线跟踪着色器，该一个或多个光线跟踪着色器生成与一条或多条光线相关联的光线数据。光线的该光线数据包括多个光线数据元素。该着色器处理单元包括本地存储装置和存储逻辑。该存储逻辑被配置成接收光线存储指令作为光线跟踪着色器的部分，该光线存储指令包括：(i)标识多个存储组中的存储组的信息，该多个存储组中的每个存储组包括该多个光线数据元素中的一个或多个光线数据元素，以及(ii)标识待存储在外部单元中的所标识的存储组的一个或多个光线数据元素的信息。

关键词：着色器光线数据存储组处理单元光线跟踪图形处理单元存储逻辑存储指令存储装置外部单元硬件逻辑配置写入存储关联

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一种Hough运算的硬件逻辑实现装置

一种Hough运算的硬件逻辑实现装置

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作者：胡伦育王贤福蔡强陈永长 350015 福建省福州市马尾区儒江西路1号新大陆科技园

本发明公开了一种Hough运算的硬件逻辑实现装置，该硬件逻辑实现装置包括N个串行连接的cordic迭代运算单元，其中每一cordic迭代运算单元包括：用于寄存输入参数θi-1，xi-1，yi-1的寄存单元，用于检测θi-1的正负属性的检测单元；以及... 详细信息

标准号: CN101908123B

本发明公开了一种Hough运算的硬件逻辑实现装置，该硬件逻辑实现装置包括N个串行连接的cordic迭代运算单元，其中每一cordic迭代运算单元包括：用于寄存输入参数θ_i-1，x_i-1，y_i-1的寄存单元，用于检测θ_i-1的正负属性的检测单元；以及用于基于检测单元的检测结果对θ_i-1、x_i-1、y_i-1分别进行加法或减法运算的多个运算单元。通过上述装置，利用多个cordic迭代运算单元来实现Hough运算，避免了进行三角函数运算，提高了系统的运算速度。

关键词：运算单元运算检测单元硬件逻辑三角函数运算输入参数运算速度检测减法加法连接

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接收输入数据的方法、介质和系统、硬件逻辑及制造方法

接收输入数据的方法、介质和系统、硬件逻辑及制造方法

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作者： C·麦奎兰 D·巴纳德 C·吉布森英国赫特福德郡

本申请涉及接收输入数据的方法、介质和系统、硬件逻辑及制造方法。一种用于提供用于卷积神经网络″CNN″的层的输入数据的方法，该方法包括：接收输入数据，该数据数据包括要在CNN的层中处理的输入数据值；基于格式数据确定缓冲器的分... 详细信息

标准号: CN107992943B

本申请涉及接收输入数据的方法、介质和系统、硬件逻辑及制造方法。一种用于提供用于卷积神经网络″CNN″的层的输入数据的方法，该方法包括：接收输入数据，该数据数据包括要在CNN的层中处理的输入数据值；基于格式数据确定缓冲器的分组存储器中要存储所接收的数据值的地址，格式数据指示层中的输入数据的格式参数以及指示要用于在层中处理输入数据的滤波器的格式参数；以及将经接收的输入数据值存储在缓冲器中的经确定的地址处用于取回以在层中处理。

关键词：缓冲器接收输入数据格式参数格式数据存储滤波器卷积神经网络分组存储器数据数据硬件逻辑指示层取回申请制造

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用于将光线跟踪数据加载到图形处理单元的着色器处理单元中的方法和硬件逻辑

用于将光线跟踪数据加载到图形处理单元的着色器处理单元中的方法...

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作者： D·巴纳德英国赫特福德郡

本发明涉及用于将光线跟踪数据加载到图形处理单元的着色器处理单元中的方法和硬件逻辑。用于图形处理单元的着色器处理单元，该着色器处理单元被配置成执行一个或多个光线跟踪着色器，该一个或多个光线跟踪着色器处理与一条或多条光线... 详细信息

标准号: CN116894757A

本发明涉及用于将光线跟踪数据加载到图形处理单元的着色器处理单元中的方法和硬件逻辑。用于图形处理单元的着色器处理单元，该着色器处理单元被配置成执行一个或多个光线跟踪着色器，该一个或多个光线跟踪着色器处理与一条或多条光线相关联的光线数据。光线的该光线数据包括多个光线数据元素。该着色器处理单元包括存储装置和加载逻辑。该加载逻辑被配置成接收光线加载指令作为光线跟踪着色器的部分，该光线加载指令包括：(i)标识多个加载组中的加载组的信息，该多个加载组中的每个加载组包括该多个光线数据元素中的一个或多个光线数据元素，以及(ii)标识待从外部单元中检索的所标识的加载组的一个或多个光线数据元素的信息。

关键词：着色器加载光线数据处理单元光线跟踪图形处理单元加载指令存储装置数据加载外部单元硬件逻辑配置检索关联

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使用硬件逻辑的具有减少的通信开销的存储设备

使用硬件逻辑的具有减少的通信开销的存储设备

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作者：崔完守金荣昱申东殷曹容灿韩国京畿道

提供了使用硬件逻辑的具有减少的通信开销的存储设备。所述存储设备包括：输入级，接收第一命令；队列管理器，为所述第一命令分配第一队列条目；预处理器，将所述第一命令存储在所述第一队列条目中，并用所述第一命令更新任务列表；以... 详细信息

标准号: CN112181284A

提供了使用硬件逻辑的具有减少的通信开销的存储设备。所述存储设备包括：输入级，接收第一命令；队列管理器，为所述第一命令分配第一队列条目；预处理器，将所述第一命令存储在所述第一队列条目中，并用所述第一命令更新任务列表；以及核，根据在更新后的所述任务列表中指定的顺序执行所述第一命令。所述队列管理器和所述预处理器中的至少一者以定制的逻辑电路实现。

关键词：队列管理器存储设备队列条目预处理器逻辑电路实现命令存储命令分配命令更新顺序执行通信开销硬件逻辑输入级并用更新

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一种升级方法、装置及硬件逻辑器件

一种升级方法、装置及硬件逻辑器件

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作者：杨艳兴李广迅 100085 北京市海淀区上地西路6号2幢2层201-H2-2

本申请提供了一种升级方法、装置及硬件逻辑器件，该方法包括：响应于升级指令，通过储能模块控制目标输入或输出接口处于高电平状态，以使得基于高电平状态控制待升级硬件逻辑器件处于目标状态，对待升级硬件逻辑器件进行升级，在目标... 详细信息

标准号: CN116301999A

本申请提供了一种升级方法、装置及硬件逻辑器件，该方法包括：响应于升级指令，通过储能模块控制目标输入或输出接口处于高电平状态，以使得基于高电平状态控制待升级硬件逻辑器件处于目标状态，对待升级硬件逻辑器件进行升级，在目标状态下，待升级硬件逻辑器件的各输入或输出接口的输入或输出状态保持不变。

关键词：逻辑器件升级硬件高电平状态目标状态输出接口储能模块控制目标升级指令输出状态硬件逻辑升级响应申请

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一种云原生的硬件逻辑仿真FPGA加速方法及系统

一种云原生的硬件逻辑仿真FPGA加速方法及系统

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作者：常轶松陈欲晓张科陈明宇包云岗 100080 北京市海淀区中关村科学院南路6号

本发明提出一种云原生的硬件逻辑仿真FPGA加速方法和系统，包括：基于松耦合FPGA集群构建硬件逻辑仿真加速平台，将每个FPGA节点划分为用于承载加速平台提供功能的静态逻辑区和多个具有相同逻辑资源规模用于承载待仿真目标逻辑电路的动... 详细信息

标准号: CN116029242A

本发明提出一种云原生的硬件逻辑仿真FPGA加速方法和系统，包括：基于松耦合FPGA集群构建硬件逻辑仿真加速平台，将每个FPGA节点划分为用于承载加速平台提供功能的静态逻辑区和多个具有相同逻辑资源规模用于承载待仿真目标逻辑电路的动态逻辑区；配套的定制化工具可获取当前加速平台每个租户的待仿真硬件设计，并插入仿真控制电路；配套工具可生成可部署于若干动态逻辑区的FPGA配置文件；运行于FPGA节点内紧耦合集成处理器上的仿真软件，控制FPGA节点上的硬件设计的运行，每个FPGA节点动态逻辑区产生仿真数据，将FPGA节点电路内部的状态数据作为仿真结果回传给租户；同时通过各FPGA节点静态逻辑区与其他FPGA节点的进行仿真数据交互，以便支持大规模逻辑电路仿真运行。

关键词：租户动态逻辑仿真数据静态逻辑硬件逻辑硬件设计承载大规模逻辑电路仿真控制电路定制化工具集成处理器仿真结果仿真目标仿真软件仿真运行节点电路节点动态逻辑资源配套工具配置文件平台提供状态数据紧耦合逻辑区配套的松耦合构建回传集群部署

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