检索结果-内蒙古大学图书馆

作者： S·拉贾什卡拉 R·坎 K·薛 P·孙达拉莫西 G·E·恩斯特龙 E·R·斯塔夫鲁美国华盛顿州

可使用随机测试和确定性测试的组合来测试电子设备内的软件。在各种实施例中，在随机测试之前和/或之后，确定性测试可被运行规定的持续时间和/或规定次数的迭代。可使用表示在测试期间被做了压力测试的代码的量的度量对测试结果加权。... 详细信息

标准号: CN102231131A

可使用随机测试和确定性测试的组合来测试电子设备内的软件。在各种实施例中，在随机测试之前和/或之后，确定性测试可被运行规定的持续时间和/或规定次数的迭代。可使用表示在测试期间被做了压力测试的代码的量的度量对测试结果加权。该度量可通过追踪在测试期间被加载到存储器内的软件代码来确定。

关键词：确定性测试随机测试度量测试电子设备规定次数软件代码压力测试存储器加载加权追踪软件

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基于并行折叠计数器的重播种测试方案

基于并行折叠计数器的重播种测试方案

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作者：梁华国吴义成李松坤蒋翠云黄正峰易茂祥陈田刘杰李扬 230009 安徽省合肥市屯溪路193号

本发明公开了一种基于并行折叠计数器的重播种测试方案，其特征是通过线性反馈移位寄存器LFSR和折叠计数器编码对测试集进行双重压缩，在测试过程中通过相移器和并行折叠控制电路并行移入多扫描链结构的被测电路完成测试功能。本发明方... 详细信息

标准号: CN102081142A

本发明公开了一种基于并行折叠计数器的重播种测试方案，其特征是通过线性反馈移位寄存器LFSR和折叠计数器编码对测试集进行双重压缩，在测试过程中通过相移器和并行折叠控制电路并行移入多扫描链结构的被测电路完成测试功能。本发明方案不改变电路扫描结构，使原来的单扫描链串行输入转变成了多扫描链并行输入，适合随机测试模式、确定性测试和混合模式测试等多种测试模式，不仅能够降低测试所需的测试数据存储容量，还能大量的节省测试应用时间。

关键词：扫描链折叠计数器电路线性反馈移位寄存器测试应用时间确定性测试并行输入测试方案测试功能测试过程测试模式测试数据串行输入存储容量混合模式控制电路扫描结构随机测试相移器播种转变

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一个自适应的并发程序测试框架

一个自适应的并发程序测试框架

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作者：吴熳娜浙江大学

学位级别：硕士

随着并发系统在实际应用中的推广,并发程序的调试和测试技术的研究也受到重视。由于并发程序设计复杂,以及执行的不可确定性,并发程序的调试和测试比顺序程序复杂许多。非确定性测试操作简单,容易实现,但是效率低,相同的同步序列可能被... 详细信息

随着并发系统在实际应用中的推广,并发程序的调试和测试技术的研究也受到重视。由于并发程序设计复杂,以及执行的不可确定性,并发程序的调试和测试比顺序程序复杂许多。非确定性测试操作简单,容易实现,但是效率低,相同的同步序列可能被多次重复验证。确定性测试通过人为干预程序的执行,迫使被测程序按照给定的同步序列运行,检验并发程序在某一组输入下经历该同步序列的正确性。确定性测试方法能够确定地验证给定同步序列,测试效率高,但是同步序列生成方法以及选择确定性执行技术仍是一个待解决的难题。可达性测试结合了非确定性测试和确定性测试的优点,动态生成同步序列集,在给定输入的前提下穷尽被测程序所有可行的同步序列。然而,可达性测试比较耗时,对于规模较大的并发程序很难穷尽所有可行同步序列。本文提出了一个新的基于并发程序测试点(CTP)检测的测试数据可自调整的并发测试框架。并发错误的根源就是资源共享,线程/进程间完全独立的并发程序可以转换为多个独立运行的顺序程序,也就不会有并发错误产生。该测试框架通过算法初始化测试数据和自动调整测试数据以激化线程/进程间的临界资源竞争,使得潜在并发错误可以更早重现并得以纠正。针对出现过的并发错误验证,本文提出了基于每个可能发生并发错误的并发测试点测试的理论,而不是致力于重演并发错误,事实上同一个并发错误源可以表现为多个错误。关键词:非确定性测试,确定性测试,可达性测试,并发测试点,并发错误

关键词：非确定性测试确定性测试可达性测试并发测试点并发错误

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IP芯核测试响应的零混叠空间压缩

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仪器仪表学报 2005年第4期26卷 395-398,421页

作者：谢永乐孙秀斌王玉文胡兵陈光 电子科技大学自动化工程学院成都610054

提出了一种片上系统内嵌IP芯核测试响应的空间压缩方法。将内建自测试中的测试矢量(样式)计算器状态作为空间压缩器的输入,只需利用被测芯核的测试集及对应无故障响应便能实现零混叠空间压缩,具有经单步压缩便可实现最大压缩比的特点,... 详细信息

提出了一种片上系统内嵌IP芯核测试响应的空间压缩方法。将内建自测试中的测试矢量(样式)计算器状态作为空间压缩器的输入,只需利用被测芯核的测试集及对应无故障响应便能实现零混叠空间压缩,具有经单步压缩便可实现最大压缩比的特点,故在测试时间开销上优于经两步(模式)压缩才能实现零混叠的方法[1～2 ]。该方法不要求测试矢量的排序[3] ,故对IP芯核的确定性测试及伪随机测试皆适用。

关键词： IP芯核空间混叠响应测试矢量内建自测试伪随机测试确定性测试压缩方法片上系统测试时间压缩器计算器测试集压缩比

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一种超前进位加法器的新颖BIST架构

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微电子学 2002年第3期32卷 195-197页

作者：王乐李元谈宜育南京大学电子科学与工程系江苏南京210093

针对超前进位加法器 ( CLA) ,提出了一种高效的 BIST架构。这种新的架构结合了确定性测试和伪随机测试的优点 ,并避免了各自的短处。同时 ,还提出了一个测试向量集 ,并充分利用了CLA加法器内部结构的规整性 ,向量集规模较小 ,便于片内... 详细信息

针对超前进位加法器 ( CLA) ,提出了一种高效的 BIST架构。这种新的架构结合了确定性测试和伪随机测试的优点 ,并避免了各自的短处。同时 ,还提出了一个测试向量集 ,并充分利用了CLA加法器内部结构的规整性 ,向量集规模较小 ,便于片内集成。最后。

关键词： BIST架构超前进位加法器确定性测试伪随机测试可测性设计

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CLA加法器混合式BIST方案

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电子学报 1999年第5期27卷 108-110页

作者：曾平英毛志刚叶以正哈尔滨工业大学

本文以先行进位加法器为例，将确定性测试方法与伪随机测试方法相结合，提出了实现内建自测试电路中测试生成器的、在测试时间和测试电路硬件开销之间取得折衷的几种方案．最后，比较并分析了所得结果．

关键词：内建自测试确定性测试 VLSI BIST CLA加法器

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算术运算电路内建自测试技术的研究

算术运算电路内建自测试技术的研究

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作者：曾平英哈尔滨工业大学

学位级别：博士

该论文在综述了集成电路测试技术的发展概况,并介绍了可测性设计的各种技术之后,讨论了在测试生成器和输出响应分析器中应用十分广泛的线性反馈移位寄存器的构成及其产生伪随机测试码的原理和在输出响应分析中的应用.然后,讨论了BIST(Bu... 详细信息

该论文在综述了集成电路测试技术的发展概况,并介绍了可测性设计的各种技术之后,讨论了在测试生成器和输出响应分析器中应用十分广泛的线性反馈移位寄存器的构成及其产生伪随机测试码的原理和在输出响应分析中的应用.然后,讨论了BIST(Built-In Self-Test)技术的一些实际应用.第3章首先基于行波进位和先行进位这两种常用加法器的模块化结构,针对模块级单故障模型研究了它们的测试码生成问题.然后,在以上研究的基础上,提出了几种将确定性测试方法与伪随机测试方法相结合以便在测试时间和硬件开销之间取得折衷的CLA(Carry LookAhead)加法器BIST测试的实现方案,并对结果进行了分析.该论文第4章研究了最后一级为4位CLA加法器链的M×N位CSA阵列乘法器和以4:2压缩器为基本单元的列压缩乘法器的测试问题.对于CSA阵列乘法器,基于其结构的规则性提出了一种新的测试生成方法,并由此构造了CSA阵列乘法器的BIST电路,然后对结果进行了分析.由于CSA阵列的最后一为4位CLA加法器链,因此所得结果更具有实用性.对列压缩乘法器,探讨了压缩部分和最终积部分的测试问题,解决了测试列压缩乘法器的关键问题.最后,给出了加法器/乘法器BIST结构自动嵌入软件H-BIST的系统设计和实现方法.

关键词：集成电路测试内建自测试确定性测试测试综合加法器乘法器

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VLSI测试的问题

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微电子学与计算机 1987年第6期5卷 27-32页

作者：周乃标美国火箭喷射推进实验室

本文首先指出测试与超大型集成电路间的关系,尔后谈及若干测试方面的问题。例如,测试生成、故障模拟、测试应用以及内部自测试设计。另外还论述了关于这些领域的检验技术.

关键词：测试生成故障模拟组合电路时序电路引线组合逻辑电路逻辑电路时序逻辑电路数字电路测试矢量生成 VLSI 确定性测试故障覆盖率

来源：评论

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