检索结果-内蒙古大学图书馆

JPEG2000自适应算术编码器FPGA设计

北京理工大学学报 2005年第3期25卷 234-238页

作者：杨珂刘明业北京理工大学信息科学技术学院计算机科学工程系北京100081

研究JPEG2000标准中自适应算术编码器的硬件实现问题,提出一种适合ASIC实现的并行结构,并在FPGA上对其进行了仿真验证.该设计使用VHDL语言在RTL级描述;并以XILINXXC2V8000-5FF1152为基础,在ISE5.2下完成综合及后仿真.在整个JPEG2000设计... 详细信息

研究JPEG2000标准中自适应算术编码器的硬件实现问题,提出一种适合ASIC实现的并行结构,并在FPGA上对其进行了仿真验证.该设计使用VHDL语言在RTL级描述;并以XILINXXC2V8000-5FF1152为基础,在ISE5.2下完成综合及后仿真.在整个JPEG2000设计中,最高工作时钟66MHz,自适应算术编码器处理速度可达到0.25bit/cycle.

关键词： JPEG 2000 嵌入式块编码算术编码器 FPGA 图像压缩硬件描述语言

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一种同步流水算术编码器的设计

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西安交通大学学报 2004年第4期38卷 331-334,356页

作者：梅魁志郑南宁兰旭光姚霁西安交通大学人工智能与机器人研究所西安710049

针对JPEG2000标准中的算术编码器实现时,在上下文(CX)表更新、归一化及字节输出过程中具有返回或等待路径问题,提出一种新的同步流水算术编码器设计方案.该方案采用4步流水线设计,通过流水线操作的时序分析,得到了CX表的单步更新方法,... 详细信息

针对JPEG2000标准中的算术编码器实现时,在上下文(CX)表更新、归一化及字节输出过程中具有返回或等待路径问题,提出一种新的同步流水算术编码器设计方案.该方案采用4步流水线设计,通过流水线操作的时序分析,得到了CX表的单步更新方法,并设计了一种树型搜索的寄存器的短延时0位检测电路.引入多路选择器来加速实现任意位左移,在提高主关键路径并行性的同时,采用了多种方法对寄存器传输级代码进行优化.实验表明,在EP1S25B672C7上,最高工作时钟可达107.91MHz.

关键词：算术编码器流水线关键路径

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通用的高性能算术编码器

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计算机研究与发展 1999年第12期36卷 1477-1483页

作者：闫宇松石青云北京大学视觉与听觉信息处理国家重点实验室北京100871

文中基于成熟的ＱＭ算术编码器，提出了对称二叉树的编码方式ＳＴＱＭ和最优二叉树的编码方式ＯＴＱＭ．ＳＴＱＭ与ＯＴＱＭ均是大符号集熵编码器．它们不仅保持了ＱＭ编码器的超过９６％的编码效率，也保持了它高速运算的特性．... 详细信息

文中基于成熟的ＱＭ算术编码器，提出了对称二叉树的编码方式ＳＴＱＭ和最优二叉树的编码方式ＯＴＱＭ．ＳＴＱＭ与ＯＴＱＭ均是大符号集熵编码器．它们不仅保持了ＱＭ编码器的超过９６％的编码效率，也保持了它高速运算的特性．其中ＯＴＱＭ可以动态的调整码树结构，使得编码速度达到理论最优值．ＳＴＱＭ由于可并行性和逻辑线路设计简单等特点。

关键词：算术编码器图像编码数据压缩编码器

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一种JPEG2000算术编码器的优化算法与实现

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湖南大学学报（自然科学版） 2007年第4期34卷 41-44页

作者：王镇道章兢张英杰李学军湖南大学应用物理系湖南长沙410082 湖南大学电气与信息工程学院湖南长沙410082 湖南大学计算机与通信学院湖南长沙410082 银天科技有限公司广东深圳518057

通过对索引表和概率间隔区间更新条件的分析,提出了一种JPEG2000算术编码器的部分并行优化算法.在连续编码两个数据对时,通过预测间隔区间的变化,可以一次完成索引表和间隔区间的更新,从而减小了编码数据的关联性,实现了算术编码器的部... 详细信息

通过对索引表和概率间隔区间更新条件的分析,提出了一种JPEG2000算术编码器的部分并行优化算法.在连续编码两个数据对时,通过预测间隔区间的变化,可以一次完成索引表和间隔区间的更新,从而减小了编码数据的关联性,实现了算术编码器的部分并行编码.设计了基于3级流水线的JPEG2000算术编码器,并通过了FPGA验证.试验结果表明,该算法平均每个时钟编码1.58对数据,比每个时钟编码1对数据的普通算法,编码效率提高了58%.

关键词：算术编码器 EBCOT算法 JPEG2000 图像压缩

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JPEG2000中算术编码器的FPGA实现

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微电子学 2002年第4期32卷 245-248,252页

作者：李德建孟鸿鹰王志华清华大学电子工程系北京100084

研究了 JPEG2 0 0 0标准中算术编码器的硬件实现问题 ,提出了一种适合 VLSI实现的结构 ,并在 FPGA上对其进行了仿真验证。该设计使用 Verilog语言在 RTL级描述 ;并以 AlteraFLEX1 0 K1 0 0 - 3为基础 ,在 Maxplus II下完成综合及后仿真... 详细信息

研究了 JPEG2 0 0 0标准中算术编码器的硬件实现问题 ,提出了一种适合 VLSI实现的结构 ,并在 FPGA上对其进行了仿真验证。该设计使用 Verilog语言在 RTL级描述 ;并以 AlteraFLEX1 0 K1 0 0 - 3为基础 ,在 Maxplus II下完成综合及后仿真。综合得到的器件面积利用率 1 6 % ,最高工作时钟 3 1 .4MHz。分析表明 ,这种结构能够满足 JPEG2 0 0 0系统对 5 1 2× 5 1

关键词：算术编码器 FPGA JPEG2000 图像压缩

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AVS视频熵编码算术编码器的结构设计与优化

AVS视频熵编码算术编码器的结构设计与优化

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作者：马盼北京大学

学位级别：硕士

近年来，我国在视频编码领域发展迅速，随着对视频图像质量的提高，数据量会持续增大，对视频压缩技术的挑战逐渐增加，因此对编码器的优化尤为重要，它可以提高视频编码器的整体性能。数字音视频编码标准AVS是我国所有自主知识产权的... 详细信息

近年来，我国在视频编码领域发展迅速，随着对视频图像质量的提高，数据量会持续增大，对视频压缩技术的挑战逐渐增加，因此对编码器的优化尤为重要，它可以提高视频编码器的整体性能。数字音视频编码标准AVS是我国所有自主知识产权的第二代信源编码标准。该标准具有专利授权简单、高性能、算法复杂度低、易于硬件实现等特点，为数字视频产业群提供更周全的解决方案。\n 本文基于AVS标准，对该标准的熵编码算术编码器硬件结构及实现进行了研究，取得成果具有实用价值。论文首先介绍了目前主要的视频编码标准在国内外的发展现状，并分析了AVS标准和AVS高清视频编码器的总体结构。其次分析了AVS熵编码器，对设计的熵编码器的结构和优化进行了研究。继而提出一个与AVS熵编码相适应的熵编码算术编码器的硬件设计结构，用硬件描述语言Verilog HDL来具体描述其功能。最后，设计的结构在基于Xilinx Vertex-6 FPGA平台的AVS高清视频编码器上测试验证。测试结果表明AVS熵编码算术编码器支持高清实时编码，其工作频率为160MHz，达到了设计要求。

关键词：视频编码数字音视频编码标准熵编码算术编码器高清视频硬件描述语言

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基于FPGA的JPEG2000自适应算术编码器设计

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计算机技术与发展 2006年第10期16卷 211-213,216页

作者：陈玮杨名利西南交通大学信息科学与技术学院四川成都610031

文中研究JPEG2000标准中自适应算术编码器的硬件实现问题,采用并行结构的FPGA设计,并用Modelsimse5.8对其作仿真验证。设计使用VerilogHDL语言在RTL级描述,并以Xilinx VertexII系列中的xc2v250-6fg256器件为基础在ISE6.1下完成综合。

关键词： JPEG2000 算术编码器 FPGA 图像压缩

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H.264中算术编码器电路设计

H.264中算术编码器电路设计

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全国第三届DSP应用技术、第九届信号与信息处理联合学术会议

作者：许超北京大学视觉与听觉信息处理国家重点实验室北京100871

本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构.该电路采用6级流水线结构,优化了值的更新和重整过程,设计了有效的封装输出模块.经VerilogHDL实现并由SynopsysDC综合所得数据表明,与现有最好的结构相比,本结... 详细信息

本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构.该电路采用6级流水线结构,优化了值的更新和重整过程,设计了有效的封装输出模块.经VerilogHDL实现并由SynopsysDC综合所得数据表明,与现有最好的结构相比,本结构的速度提高15％,面积减小10％,在0.18μmCMOS工艺下其工作频率可达364MHz.

关键词： H.264 视频压缩标准 CABAC 算术编码器 Verilog HDL 流水线结构

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算术编码器和解码器、视频编码器和解码器、用于编码或解码符号的方法以及用于编码或解码视频内容的方法

算术编码器和解码器、视频编码器和解码器、用于编码或解码符号的...

引用

作者：海勒·基希霍夫德特勒夫·马尔佩本杰明·布鲁斯潘·浩·桐·阮克里斯蒂安·鲁达特海科·施瓦茨托马斯·威甘德德国慕尼黑

用于对多个符号进行编码的算术编码器的实施例被配置为：在操作的第一模式下，基于一个或多个状态变量值来导出用于对要编码的一个或多个符号值进行算术编码的区间大小信息；以及在第一模式下，更新一个或多个状态变量值和/或区间大小... 详细信息

标准号: CN114731407A

用于对多个符号进行编码的算术编码器的实施例被配置为：在操作的第一模式下，基于一个或多个状态变量值来导出用于对要编码的一个或多个符号值进行算术编码的区间大小信息；以及在第一模式下，更新一个或多个状态变量值和/或区间大小信息，以用于对要编码的一个或多个后续符号值进行编码；在第二模式下，算术编码器被配置为禁用对一个或多个状态变量值和/或区间大小信息的更新。此外，描述了算术编码器和解码器以及视频编码器和解码器的其他实施例。

关键词：算术编码器大小信息状态变解码器视频编码器后续符号算术编码导出更新禁用配置

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算术编码器及实现算术编码的方法和图像编码方法

算术编码器及实现算术编码的方法和图像编码方法

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作者：范益波闫霄李敏江李威虞旭林王文强邱鹏程英属开曼群岛大开曼资本大厦一座四层847号邮箱

本申请公开了一种算术编码器及实现算术编码的方法，在一个时钟周期内能够并行处理多个编码字符，提高了吞吐率，加快了处理速度。

标准号: CN113141508A

本申请公开了一种算术编码器及实现算术编码的方法，在一个时钟周期内能够并行处理多个编码字符，提高了吞吐率，加快了处理速度。

关键词：算术编码器编码字符并行处理时钟周期算术编码吞吐率申请

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