检索结果-内蒙古大学图书馆

计算机工程 2012年第23期38卷 240-242,246页

作者：李辉楷韩军翁新钎贺中柱曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验... 详细信息

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验结果表明,与传统基于并行查找表的方案相比,该方案能够以较小的硬件代价加速AES与Gr stl运算。

关键词：精简指令集计算机协处理器高速缓存并行表查找寄存器堆指令集架构

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基于FPGA的精简指令集计算机的研究与开发

基于FPGA的精简指令集计算机的研究与开发

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作者：王红东北大学

学位级别：硕士

大规模可编程逻辑器件CPLD和FPGA是当今应用最广泛的两类可编程专用集成电路(ASIC),电子设计工程师用它可以在办公室或实验室里设计出所需的专用集成电路,从而大大缩短了产品上市时间,降低了开发成本.此外,可编程逻辑器件还具有静态可... 详细信息

大规模可编程逻辑器件CPLD和FPGA是当今应用最广泛的两类可编程专用集成电路(ASIC),电子设计工程师用它可以在办公室或实验室里设计出所需的专用集成电路,从而大大缩短了产品上市时间,降低了开发成本.此外,可编程逻辑器件还具有静态可重复编程和动态系统重构的特性,使得硬件的功能可以象软件一样通过编程来修改,这样就极大地提高了电子系统设计的灵活性和通用性.该设计完成了在一片可编程逻辑器件上开发简易计算机的设计任务,将单片机与单片机外围电路集成化,能够输入指令、执行指令、输出结果,具有在电子系统中应用的普遍意义,另外,也可以用于计算机组成原理的教学试验.该文第一章简要介绍了可编程ASIC和EDA技术的历史、现状、未来并对本课题作了简要陈述.第二章在芯片设计的两种输入法即原理图输入法和HDL输入法之间做出比较,决定选用HDL输入法.第三章描述了具体的设计过程和设计手段,首先将简易计算机划分为运算器、CPU控制器、存储器、键盘接口和显示接口以及系统控制器,然后再往下分为下层子模块.输入法的语言使用的是Verilog HDL,鉴于篇幅所限,源代码部分不在论文之中.第四章对设计的综合与实现做了总结,给出了时序仿真波形图.该文针对FPGA和RISC这两大课题,对RISC在FPGA上的实现进行了初浅的探索与尝试.从计算机体系结构入手,剖析了精简指令集计算机的原理,通过该设计的实践对ASIC和EDA的设计潜力有了更进一步的领悟.

关键词：专用集成电路可编程逻辑器件精简指令集计算机 EDA HDL

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基于精简指令集计算机结构的解码异常检测方法以及装置

基于精简指令集计算机结构的解码异常检测方法以及装置

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作者：邵瑾吴永海 201203 上海市张江高科技园区金科路2537号301室

本发明的实施例提出一种基于精简指令集计算机结构的解码异常检测装置，至少包含异常寄存器、执行级及计数单元。执行级耦接至异常寄存器，用以于每一时钟周期执行码流错误检测，一旦发现码流发生错误且无法纠错时，将异常寄存器中的值... 详细信息

标准号: CN106020774A

本发明的实施例提出一种基于精简指令集计算机结构的解码异常检测装置，至少包含异常寄存器、执行级及计数单元。执行级耦接至异常寄存器，用以于每一时钟周期执行码流错误检测，一旦发现码流发生错误且无法纠错时，将异常寄存器中的值设为逻辑“1”，用以指示发生不可恢复的码流错误，并且忽略目前指令而不执行。计数单元耦接于异常寄存器及执行级之间，包含计数器，于每一时钟周期检查异常寄存器中的值是否为逻辑“1”；如果异常寄存器中的值为逻辑“1”，将计数器设为执行级需要忽略的指令数目。

关键词：异常寄存器码流计数器计数单元耦接精简指令集计算机指令异常检测装置不可恢复错误检测周期检查周期执行解码纠错发现

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基于精简指令集计算机结构的解码异常检测方法以及装置

基于精简指令集计算机结构的解码异常检测方法以及装置

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作者：邵瑾吴永海上海市张江高科技园区金科路2537号301室

标准号: CN106020774B

关键词：异常寄存器码流计数器计数单元耦接精简指令集计算机指令异常检测装置不可恢复错误检测周期检查周期执行解码纠错发现

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一种精简指令集计算机指令功能扩展的方法及装置

一种精简指令集计算机指令功能扩展的方法及装置

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作者：施军叶晨 410003 湖南省长沙市开福区双拥路9号长城万富汇金座2106室

本发明公开了一种精简指令集计算机指令功能扩展的方法及装置，本发明方法包括确定要增强的目标指令功能；使用现有指令集的指令实现目标指令功能，得到对应的固定指令序列；在编译器中实现对目标指令功能进行识别和使用对应的固定指令... 详细信息

标准号: CN112947999A

本发明公开了一种精简指令集计算机指令功能扩展的方法及装置，本发明方法包括确定要增强的目标指令功能；使用现有指令集的指令实现目标指令功能，得到对应的固定指令序列；在编译器中实现对目标指令功能进行识别和使用对应的固定指令序列实现；在处理器内部实现对固定指令序列探测并变换为增强指令，所述增强指令为处理器的内部指令、对程序员不可见且不是现有指令集的一部分，在处理器内部实现增强指令的执行。本发明能够在指令集中不增加新的指令、保持指令集兼容性的基础上增强指令集的功能，实现精简指令集中指令功能增强，提高处理器的性能，具有实现简单、使用灵活的优点。

关键词：指令集处理器指令固定指令目标指令指令功能指令集中精简指令集计算机指令实现编译器不可见兼容性灵活的探测

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一种精简指令集计算机指令功能扩展的方法及装置

一种精简指令集计算机指令功能扩展的方法及装置

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作者：施军叶晨 201210 上海市浦东新区纳贤路800号1幢A座2FA222室

标准号: CN112947999B

关键词：指令集处理器指令固定指令目标指令指令功能指令集中精简指令集计算机指令实现编译器不可见兼容性灵活的探测

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配置精简指令集计算机处理器架构以执行全同态加密算法

配置精简指令集计算机处理器架构以执行全同态加密算法

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作者：莫里斯·雅各布·克雷格刘天方弗雷德里克·弗特克保罗·L·马斯特美国加利福尼亚州圣克拉拉市沃尔什大道2082号C-2

用于配置精简指令集计算机处理器架构以将全同态加密(FHE)逻辑门作为流式拓扑来执行的系统及方法。所述方法包括：解析顺序FHE逻辑门代码；将所述FHE逻辑门代码转化成一组代码模块，所述一组代码模块中的每个代码模块各自具有输入和作... 详细信息

标准号: CN114631284A

用于配置精简指令集计算机处理器架构以将全同态加密(FHE)逻辑门作为流式拓扑来执行的系统及方法。所述方法包括：解析顺序FHE逻辑门代码；将所述FHE逻辑门代码转化成一组代码模块，所述一组代码模块中的每个代码模块各自具有输入和作为所述输入的函数的输出并且不将控制传递给其他函数；在每个代码模块周围创建节点封装器；将主处理内核中的至少一个配置成以流模式运算的方式实现每个元件的等效逻辑元件，其中从对应算术逻辑单元流出的数据流进主存储器中以及多个算术逻辑单元中的其它算术逻辑单元中。

关键词：算术逻辑单元逻辑门代码模块组代码精简指令集计算机处理器架构全同态加密数据流代码转化等效逻辑主存储器封装器流模式主处理流式内核配置拓扑运算解析流出输出传递创建

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基于RISC的MPEG-4音频解码软件优化

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浙江大学学报（工学版） 2007年第4期41卷 603-606,692页

作者：梅优良刘鹏周建陈科明浙江大学信息与电子工程学系浙江杭州310027

为了提高MPEG-4先进音频编码(AAC)的解码效率,提出了在通用32位精简指令集计算机(reduced in-struction set computing,RISC)上实现MPEG-4 AAC低复杂度框架解码的软件优化技术.解码过程可以分成比特流解码部分和运算部分.应用存储器分... 详细信息

为了提高MPEG-4先进音频编码(AAC)的解码效率,提出了在通用32位精简指令集计算机(reduced in-struction set computing,RISC)上实现MPEG-4 AAC低复杂度框架解码的软件优化技术.解码过程可以分成比特流解码部分和运算部分.应用存储器分层结构加速比特流解码;基于运算过程、对象和乘法运算的优化技术提高运算部分的解码效率.结果表明,在35 MHz的处理器频率上实现了立体声实时解码,提高了解码效率.

关键词： MPEG-4 先进音频编码精简指令集计算机瞬时噪声整形

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基于FPGA的32位RISC微处理器设计

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数据采集与处理 2011年第3期26卷 367-373页

作者：刘览郑步生施慧彬南京航空航天大学电子信息工程学院南京210016 南京航空航天大学计算机科学与技术学院南京210016

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流... 详细信息

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案。此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频。最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证。在FPGA芯片上的运行时钟频率可达146.628 MHz。

关键词：精简指令集计算机微处理器流水线分支预测

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一种加速访存地址计算的编译优化

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计算机工程 2023年第1期49卷 173-180页

作者：高秀武姜军白书敬黄亮明江南计算技术研究所江苏无锡214083

在国产申威高性能多核服务器系统中,基础编译系统对应用程序中访存操作进行代码生成时,没有考虑国产处理器指令特征,导致编译器生成的访存地址计算代码效率较低,影响国产高性能处理器的性能。为充分发挥国产处理器高性能计算能力,提出... 详细信息

在国产申威高性能多核服务器系统中,基础编译系统对应用程序中访存操作进行代码生成时,没有考虑国产处理器指令特征,导致编译器生成的访存地址计算代码效率较低,影响国产高性能处理器的性能。为充分发挥国产处理器高性能计算能力,提出一种加速访存地址计算的编译优化方法。加速访存地址计算编译优化基于处理器支持带扩展因子的运算指令,在编译器后端内存地址表达式合法性检查中,添加针对乘加模式的地址计算表达式合法性检查算法,自动识别地址表达式中存在的乘加运算并进行合法性检验,对符合条件的地址表达式在代码生成阶段匹配生成带扩展因子的运算指令来快速计算访存地址,从而加快访存指令的发射与执行以及应用程序中的访存地址生成,提升访存效率。使用行业标准性能测试集SPEC CPU2006对优化效果进行评测,结果表明,相比优化前SPECspeed Integer与SPECspeed Float Point两个子集,该优化方法平均性能分别提高了2.53%与1.50%。

关键词：精简指令集计算机地址计算代码生成编译优化多核处理器

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