检索结果-内蒙古大学图书馆

基于项目教学法的组合逻辑模块分层次对比学习探究——以“8位数码管动态显示电路的设计”项目为例

工业和信息化教育 2021年第2期 76-79页

作者：李月乔樊冰华北电力大学电气与电子工程学院北京102206

通过“8位数码管动态显示电路的设计”项目从理论到实践,进行全方位的、深入的、循序渐进的体验式探究学习,开展综合训练,使学生对二进制译码器、数据选择器、非二进制译码器(显示译码器)等常用组合逻辑模块概念有深入理解。使用对比学... 详细信息

通过“8位数码管动态显示电路的设计”项目从理论到实践,进行全方位的、深入的、循序渐进的体验式探究学习,开展综合训练,使学生对二进制译码器、数据选择器、非二进制译码器(显示译码器)等常用组合逻辑模块概念有深入理解。使用对比学习法将Verilog HDL语言描述的2位数码管动态显示电路与用中规模组合逻辑模块实现的电路图对应,可快速提高学生对Verilog HDL语言语法的理解能力,在此基础上稍做改动很容易扩展至4位、8位数码管的动态显示,使学生体会到使用HDL语言设计数字电路的优势。显著提高了学习效率,圆满解决课时压缩与教学内容之间的矛盾。

关键词：组合逻辑模块数字电子技术对比学习法项目教学法

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Matlab在“数字电路”课程教学中的应用

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电气电子教学学报 2008年第5期30卷 79-81页

作者：刘磊南京理工大学电子工程与光电技术学院江苏南京210094

长期以来,"数字电路"课程的教学采用黑板教学,缺乏可视化的直观表现,影响了课程的教学效果。本文介绍了Matlab/Simulink仿真软件的功能,叙述了其在"数字电路"教学中的应用,并以七段数码管为例对其进行了仿真和分析... 详细信息

长期以来,"数字电路"课程的教学采用黑板教学,缺乏可视化的直观表现,影响了课程的教学效果。本文介绍了Matlab/Simulink仿真软件的功能,叙述了其在"数字电路"教学中的应用,并以七段数码管为例对其进行了仿真和分析。该软件使用方便,调节容易,可视性好。应用这种软件不仅形象生动,节约课时,而且增强了学生对一些基本概念的理解。

关键词： Matlab/Simulink 七段数码管组合逻辑模块仿真

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二进制码转温度计码的装置和电子设备

二进制码转温度计码的装置和电子设备

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作者：李钰莹 518045 广东省深圳市福田保税区腾飞工业大厦B座13层

本申请提供了一种二进制码转温度计码的装置和电子设备，具有较佳的性能。该二进制码转温度计码的装置，包括：译码模块，用于将n位二进制码中高n/2位的高位二进制码转换为2n/2位的高位码，且将n位二进制码中低n/2位的低位二进制码转换... 详细信息

标准号: CN115102553B

本申请提供了一种二进制码转温度计码的装置和电子设备，具有较佳的性能。该二进制码转温度计码的装置，包括：译码模块，用于将n位二进制码中高n/2位的高位二进制码转换为2^n/2位的高位码，且将n位二进制码中低n/2位的低位二进制码转换为2^n/2位的低位码，其中，高位码中目标码元的数量与高位二进制码的值相关，低位码中目标码元的数量与低位二进制码的值相关，目标码元为0或1，n为正偶数；组合逻辑模块，包括多个逻辑子模块，多个逻辑子模块的时延相同，且多个逻辑子模块用于将高位码中的码元和低位码中的码元组合，以得到n位二进制码对应的温度计码。

关键词：二进制码目标码元温度计码子模块低位低位二进制高位二进制组合逻辑模块电子设备码元组合译码模块正偶数转换码元时延申请

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一种异步微流水线控制器

一种异步微流水线控制器

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作者：袁甲胡晓宇凌康于增辉 100092 北京市海淀区丰豪东路9号院2号楼4层4单元403-1

本发明公开了一种异步微流水线控制器，包括：反向器、异或门，触发器FF和数据锁存器；反向器的输入端连接触发器的输出端；异或门的输入端输入Fill信号和Drain信号，异或门的输入端包括第一输入端和第二输入端，第一输入端输入Drain信... 详细信息

标准号: CN112667292B

本发明公开了一种异步微流水线控制器，包括：反向器、异或门，触发器FF和数据锁存器；反向器的输入端连接触发器的输出端；异或门的输入端输入Fill信号和Drain信号，异或门的输入端包括第一输入端和第二输入端，第一输入端输入Drain信号，第二输入端输入Fill信号；异或门的输出端连接触发器的时钟输入端；触发器的数据输入端连接触发器的数据反向输出端，触发器的数据输出端连接反向器的输入端和下一级流水线；数据锁存器的输入端用于输入上一级流水线的输出数据，数据锁存器的输出端连接下一级流水线内组合逻辑模块的输入端；数据锁存器的脉冲输入端连接异或门输入Fill信号的输入端。本发明简化了流水线控制电路的整体结构，减少数据锁存器控制信号的翻转。

关键词：输入端数据锁存器触发器异或门反向器流水线输出端连接流水线控制电路流水线控制器组合逻辑模块反向输出端连接触发器脉冲输入端时钟输入端输入端连接数据输出端数据输入端控制信号输出数据输出端翻转

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一种异步行波状态机

一种异步行波状态机

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作者：袁甲凌康于增辉胡晓宇 100092 北京市海淀区丰豪东路9号院2号楼4层4单元403-1

本发明涉及一种异步行波状态机，括：输入模块、输出模块、组合逻辑模块和时钟模块；输入模块的输入端用于输入数据，输入模块的时钟控制端连接时钟模块，输入模块的输出端连接组合逻辑模块的输入端；组合逻辑模块的输出端连接输出模块... 详细信息

标准号: CN112910451B

本发明涉及一种异步行波状态机，括：输入模块、输出模块、组合逻辑模块和时钟模块；输入模块的输入端用于输入数据，输入模块的时钟控制端连接时钟模块，输入模块的输出端连接组合逻辑模块的输入端；组合逻辑模块的输出端连接输出模块的输入端；输出模块的第一输出端用于输出处理后的数据；输出模块的第二输出端与组合逻辑模块的输入端连接，输出模块的第二输出端输出状态信号用于更新异步行波状态机的状态；输出模块的时钟控制端连接时钟模块；时钟模块用于输出时钟信号和延迟时钟信号，时钟信号用于触发输入模块，延迟时钟信号用于触发输出模块。本发明具有完成状态更新和数据输出的过程简单，速度快的特点。

关键词：输出模块组合逻辑模块时钟模块输入模块输出端输入端延迟时钟信号时钟控制端输出端连接状态机行波触发输入模块输出时钟信号输出状态信号输入端连接时钟信号输出处理数据输出完成状态触发更新

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计数器、像素电路、显示面板和显示设备

计数器、像素电路、显示面板和显示设备

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作者：张俊瑞朱学辉周丽佳王志东周全国李永强郭萌程久阳何宗泽刘芹 100015 北京市朝阳区酒仙桥路10号

本发明公开了一种计数器、像素电路、显示面板和显示设备，其中，计数器包括：启动模块，用于根据输入的时钟信号生成启动信号，并输出启动信号；交替级联的第一组合逻辑模块和第二组合逻辑模块，第一组合逻辑模块的输入端与启动模块的... 详细信息

标准号: CN112562559B

本发明公开了一种计数器、像素电路、显示面板和显示设备，其中，计数器包括：启动模块，用于根据输入的时钟信号生成启动信号，并输出启动信号；交替级联的第一组合逻辑模块和第二组合逻辑模块，第一组合逻辑模块的输入端与启动模块的输出端或上一级第二组合逻辑模块的输出端连接，第二组合逻辑模块的输入端与上一级第一组合逻辑模块的输出端连接，第一组合逻辑模块和第二组合逻辑模块的时钟信号端用于输入时钟信号；第一组合逻辑模块用于输出时钟信号或持续输出低电平信号；第二组合逻辑模块用于输出时钟信号的反相信号或持续输出高电平信号。由此，该计数器能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。

关键词：组合逻辑模块计数器输出时钟信号输出端连接启动模块输入端采样脉冲信号时钟信号生成高电平信号时钟信号端输出低电平电路功耗反相信号启动信号时钟信号输出启动输入时钟显示面板显示设备像素电路输出端级联输出分割

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一种将超图结构转RTL级HDL文件的方法及装置

一种将超图结构转RTL级HDL文件的方法及装置

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作者：张曦 200082 上海市杨浦区国定支路26号3332室

本发明公开了一种将超图结构转RTL级HDL文件的方法及装置；该方法包括：获取原始RTL级HDL文件的总语法树结构、超图结构文件和超图分割结果；基于总语法树结构构建初始顶层模块；基于超图结构文件和超图分割结果，将子语法树结构中的第... 详细信息

标准号: CN113158613B

本发明公开了一种将超图结构转RTL级HDL文件的方法及装置；该方法包括：获取原始RTL级HDL文件的总语法树结构、超图结构文件和超图分割结果；基于总语法树结构构建初始顶层模块；基于超图结构文件和超图分割结果，将子语法树结构中的第一目标模块进行删除、第二目标模块还原为时序逻辑模块、第三目标模块还原为组合逻辑模块；基于超图结构文件，以Map数据结构存储模块互联关系；基于模块互联关系，调整对应FPGA的内外端口，以使子语法树结构能够被例化为完整的FPGA；基于调整后的各个子语法树结构和初始顶层模块生成转换后的RTL级HDL文件。本发明可以将超图分割结果高效、准确地还原至HDL语言的RTL级设计。

关键词：语法树结构图结构目标模块图分割还原顶层模块互联关系组合逻辑模块存储模块逻辑模块构建删除转换语言

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基于D触发器亚稳态特性的真随机数生成装置

基于D触发器亚稳态特性的真随机数生成装置

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作者：林桐杨柱郑伟王茵戴春泉 102488 北京市房山区康泽路3号院11号楼4层1单元409

本发明提供一种基于D触发器亚稳态特性的真随机数生成装置和方法，能够在FPGA或芯片中只依靠数字电路即可产生真随机数。本发明的一种基于D触发器亚稳态特性的真随机数生成装置，包括数据输入模块、组合逻辑模块和同步输出模块，其中数... 详细信息

标准号: CN109558111B

本发明提供一种基于D触发器亚稳态特性的真随机数生成装置和方法，能够在FPGA或芯片中只依靠数字电路即可产生真随机数。本发明的一种基于D触发器亚稳态特性的真随机数生成装置，包括数据输入模块、组合逻辑模块和同步输出模块，其中数据输入模块包括两组数据选择器和四组寄存器，每两组寄存器对应连接一组数据选择器；组合逻辑模块包括移位器、选择器、加法器、异或门，其中移位器、选择器、加法器、异或门依次顺序连接。

关键词：真随机数选择器数据输入模块组合逻辑模块生成装置寄存器加法器亚稳态移位器异或门两组同步输出模块数据选择器数字电路顺序连接组数据芯片

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一种基于环境光强度自适应调整的单光子雪崩二极管光信号接收电路

一种基于环境光强度自适应调整的单光子雪崩二极管光信号接收电路

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作者：李显博李得润唐超 510275 广东省广州市海珠区新港西路135号

本发明公开了一种基于环境光强度自适应调整的单光子雪崩二极管光信号接收电路，包括计数器、组合逻辑模块电路、多路选择器、存储模块、时间窗口产生电路；时间窗口产生电路产生一个时间窗口；计数器在时间窗口内采集并记录光子脉冲数... 详细信息

标准号: CN114650092B

本发明公开了一种基于环境光强度自适应调整的单光子雪崩二极管光信号接收电路，包括计数器、组合逻辑模块电路、多路选择器、存储模块、时间窗口产生电路；时间窗口产生电路产生一个时间窗口；计数器在时间窗口内采集并记录光子脉冲数目；存储模块动态地存储环境光探测模式下光子脉冲数目的计数值，作为信号探测模式下信号脉冲检测阈值的参考值，并控制多路选择器的输出；组合逻辑模块电路将计数器的二进制输出比特数组合起来，以表征不同的计数值；多路选择器将组合逻辑模块电路中不同的计数值作为输入信号；存储模块的输出与多路选择器的选通控制端相连，控制多路选择器的输入信号中大于或等于信号脉冲检测阈值参考值的计数值作为输出。

关键词：多路选择器时间窗口组合逻辑模块计数器存储模块信号脉冲检测电路产生电路光子脉冲输出单光子雪崩二极管光信号接收电路信号探测模式二进制输出选通控制端自适应调整存储环境参考比特数光探测环境光采集记录

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一种时钟自动平衡的电路

一种时钟自动平衡的电路

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作者：张洪波张楠杨雅雯刘刚 102209 北京市昌平区北七家未来科技城南区中国电子网络安全和信息化产业基地C栋

本发明介绍一种时钟自动平衡的电路,涉及芯片设计和验证领域。时钟自动平衡电路由时钟校准模块、时钟延时模块、组合逻辑模块、时钟单元、时钟切换单元组成。在芯片系统复位期间自动完成两路或多路时钟的延时校准，使这些时钟满足同一... 详细信息

标准号: CN118194791A

本发明介绍一种时钟自动平衡的电路,涉及芯片设计和验证领域。时钟自动平衡电路由时钟校准模块、时钟延时模块、组合逻辑模块、时钟单元、时钟切换单元组成。在芯片系统复位期间自动完成两路或多路时钟的延时校准，使这些时钟满足同一时钟域的设计要求。本发明提出了一种利用时钟相位差生成计数时钟并进行计数，并对计数值进行数据处理，得到时钟平衡时的配置值，在芯片系统复位释放前完成电路配置，实现时钟延时的自动调整功能。本发明的电路可移植性好、有效避免芯片工作的时序风险，提升了芯片系统的可靠性。

关键词：芯片系统电路时钟延时自动平衡时钟切换单元时钟校准模块自动调整功能组合逻辑模块时钟相位差时序电路配置复位期间计数时钟可移植性时钟单元时钟平衡芯片设计延时校准自动完成数据处理时钟域复位多路两路芯片验证释放配置

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