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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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限定检索结果

文献类型

172 篇 专利

馆藏范围

172 篇 电子文献
0 种 纸本馆藏

日期分布

机构

6 篇 中国科学院信息工...
5 篇 西安电子科技大学
4 篇 苏州浪潮智能科技...
4 篇 中国航空工业集团...
4 篇 电子科技大学
3 篇 中国人民解放军国...
3 篇 复旦大学
3 篇 浪潮思科网络科技...
3 篇 深圳鲲云信息科技...
3 篇 北京中电华大电子...
2 篇 深圳市昂科技术有...
2 篇 芯海科技股份有限...
2 篇 烽火通信科技股份...
2 篇 东风商用车有限公...
2 篇 中兴通讯股份有限...
2 篇 南京朗立微集成电...
2 篇 四川金网通电子科...
2 篇 湖南国科雷电子科...
2 篇 新华三技术有限公...
2 篇 眸芯科技有限公司

作者

6 篇 刘宗斌
6 篇 屠晨阳
6 篇 荆继武
6 篇 马原
6 篇 郭杰
6 篇 高能
4 篇 王坚
4 篇 陈哲
4 篇 郭世泽
4 篇 高新波
4 篇 李云松
4 篇 张铭津
4 篇 田泽
4 篇 郑玲萍
3 篇 杨峰
3 篇 牛昕宇
3 篇 任明刚
3 篇 蔡权雄
2 篇 王斌
2 篇 辜科

语言

172 篇 中文

检索条件"主题词=芯片硬件"

共 172 条记录，以下是81-90 订阅

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详细简洁

排序：

生成预览图像的方法、终端、存储介质及芯片

生成预览图像的方法、终端、存储介质及芯片

引用

作者：史佳雯黄信张凯 100085 北京市海淀区西二旗中路33号院6号楼8层018号

本公开涉及一种生成预览图像的方法、终端、存储介质及芯片，可以在图像采集应用程序触发拍照请求的情况下，通过预设硬件抽象层生成数据请求，并向芯片硬件抽象层发送所述数据请求，芯片硬件抽象层根据所述数据请求，获取原始图像数据... 详细信息

标准号: CN117692759A

本公开涉及一种生成预览图像的方法、终端、存储介质及芯片，可以在图像采集应用程序触发拍照请求的情况下，通过预设硬件抽象层生成数据请求，并向芯片硬件抽象层发送所述数据请求，芯片硬件抽象层根据所述数据请求，获取原始图像数据，并向所述预设硬件抽象层发送所述原始图像数据；预设硬件抽象层将所述原始图像数据存储至预设缓存队列后，从所述预设缓存队列中确定目标图像数据，并将所述目标图像数据存储至所述图像采集应用程序；所述图像采集应用程序根据所述目标图像数据生成预览图像。

关键词：预设目标图像数据原始图像数据硬件抽象层图像采集缓存队列数据请求芯片硬件应用程序预览图像抽象层存储发送应用程序触发存储介质生成数据拍照芯片终端

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用于AI芯片的数据处理方法、装置、芯片及计算机设备

用于AI芯片的数据处理方法、装置、芯片及计算机设备

引用

作者：于传帅 523860 广东省东莞市长安镇乌沙海滨路18号

本申请实施例公开了一种用于AI芯片的数据处理方法、装置、芯片及计算机设备，属于芯片技术领域。在获取神经网络的结构特征后，可以基于该特征确定出至少两个候选层间融合策略，再从中选出满足目标交换量最少且推理内存耗费峰值满足AI... 详细信息

标准号: CN115965060A

本申请实施例公开了一种用于AI芯片的数据处理方法、装置、芯片及计算机设备，属于芯片技术领域。在获取神经网络的结构特征后，可以基于该特征确定出至少两个候选层间融合策略，再从中选出满足目标交换量最少且推理内存耗费峰值满足AI芯片的片上缓存总容量的目标层间融合策略，最后基于该目标层间融合策略融合神经网络中相邻的网络层，得到融合后的神经网络，从而基于该融合后的神经网络处理待推理数据。由于目标交换量是单次推理中的片上缓存与片外存储之间在目标维度上的数据交换量，因此，本申请能够在减少片内外数据交换量时，确定出可用的目标层间融合策略来融合神经网络，从而在AI芯片硬件不变时，提高了神经网络的推理效率。

关键词：神经网络融合策略推理目标层缓存融合数据交换量芯片神经网络处理芯片技术领域计算机设备目标维度数据处理特征确定芯片硬件网络层总容量层间可用申请内存交换存储

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一种神经网络小内存芯片架构

一种神经网络小内存芯片架构

引用

作者：龚文科黄磊应屹航胡俊王理想郑迪 310012 浙江省杭州市文三路90号东部软件园创新大厦A座5-6层

本发明涉及一种神经网络小内存芯片架构。目前神经网络微型化趋势盛行，MCU和FPGA方案的体积劣势明显。本发明提出一个芯片硬件架构，包括通过总线进行通信的输入采集模块、处理器CPU、存储器FLASH、运行内存SRAM、神经网络模块、输出... 详细信息

标准号: CN117669674A

本发明涉及一种神经网络小内存芯片架构。目前神经网络微型化趋势盛行，MCU和FPGA方案的体积劣势明显。本发明提出一个芯片硬件架构，包括通过总线进行通信的输入采集模块、处理器CPU、存储器FLASH、运行内存SRAM、神经网络模块、输出模块。采用SRAM作为系统运行内存，用于缓存神经网络运行时的所有数据，神经网络的命令FIFO，神经网络命令对应的地址信息表以及CPU运行时的数据；采用FLASH作为系统存储器，用于存储神经网络的权重和结构指令以及CPU的程序和只读数据。本发明芯片架构中，处理器CPU和神经网络模块并行运行，提升了运行效率。本发明在神经网络运行时复用内存空间，达到减小内存空间的效果。

关键词：神经网络运行时神经网络模块处理器CPU 内存空间芯片架构内存输入采集模块缓存地址信息表系统存储器微型化并行运行结构指令输出模块系统运行芯片硬件运行效率只读数据存储器权重和小内存总线复用减小存储架构通信

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一种截短RS码解码方法

一种截短RS码解码方法

引用

作者：龙光平 214135 江苏省无锡市新吴区菱湖大道200号中国传感网国际创新园E1-301室

本发明涉及芯片技术领域，尤其涉及一种截短RS码解码方法，包括伴随式计算模块、关键方程求解模块、截短码系数计算模块、钱氏搜索模块、错误值多项式计算模块和Forney算法模块。本发明可以不需要将信号补零至完整RS码块，根据实际码块... 详细信息

标准号: CN113904755B

本发明涉及芯片技术领域，尤其涉及一种截短RS码解码方法，包括伴随式计算模块、关键方程求解模块、截短码系数计算模块、钱氏搜索模块、错误值多项式计算模块和Forney算法模块。本发明可以不需要将信号补零至完整RS码块，根据实际码块长度，灵活解码；可以用比较少的硬件资源消耗，得到截短码系数。应用于芯片领域时，可以降低芯片解码性能要求，不需要前级缓存，数据可以实时处理，并且可以降低芯片硬件资源消耗，从而降低芯片面积和功耗。应用于OLT(optical line terminal)时，可以将burst间隔开销压缩到最小，从而提高带宽利用率和吞吐量。

关键词：截短芯片伴随式计算模块缓存错误值多项式系数计算模块芯片技术领域硬件资源消耗带宽利用率解码关键方程计算模块解码性能灵活解码求解模块实时处理搜索模块芯片领域芯片硬件资源消耗面积和补零功耗码块前级吞吐量应用压缩

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一种用于PUF芯片的动态可编程仲裁器的电路结构

一种用于PUF芯片的动态可编程仲裁器的电路结构

引用

作者：张旭代刚辜科辛杨立彭勇杨雪刘坤钟乐 621999 四川省绵阳市绵山路64号

本发明公开了一种用于PUF芯片的动态可编程仲裁器的电路结构，该电路结构包括：SR锁存器，一级调节电路和二级调节电路，其中一级调节电路包括多个NMOS管；二级调节电路由多个NMOS管对组成，SR锁存器，一级调节电路和二级调节电路通过... 详细信息

标准号: CN112350715B

本发明公开了一种用于PUF芯片的动态可编程仲裁器的电路结构，该电路结构包括：SR锁存器，一级调节电路和二级调节电路，其中一级调节电路包括多个NMOS管；二级调节电路由多个NMOS管对组成，SR锁存器，一级调节电路和二级调节电路通过晶体管各引脚相互连接。本发明公开的用于PUF芯片的动态可编程仲裁器的电路结构，可用于设计激励响应特性可调的仲裁器PUF芯片，将PUF芯片用作真随机数发生器和芯片ID的两种功能集成在同一块芯片上，实现了PUF芯片的一芯两用，提高了芯片硬件资源的利用效率，降低了制造成本，具有广阔的应用前景。

关键词：芯片电路电路结构二级调节仲裁器可编程真随机数发生器功能集成激励响应芯片硬件制造成本可调的晶体管可用引脚应用

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一种通信装置

一种通信装置

引用

作者：甄亮文 201203 上海市浦东新区张江高科技园区祖冲之路2288弄展讯中心1号楼

一种通信装置，包括：应用处理器，所述应用处理器包括第一总线控制器；调制解调器，所述调制解调器包括第二总线控制器，所述第一总线控制器与第二总线控制器通过串行总线相耦接；检测模块，用于检测所述应用处理器和调制解调器对所述... 详细信息

标准号: CN111565444B

一种通信装置，包括：应用处理器，所述应用处理器包括第一总线控制器；调制解调器，所述调制解调器包括第二总线控制器，所述第一总线控制器与第二总线控制器通过串行总线相耦接；检测模块，用于检测所述应用处理器和调制解调器对所述串行总线的使用请求；控制模块，与所述检测模块耦接以接收检测结果，所述控制模块至少根据所述检测结果控制所述第一总线控制器和第二总线控制器切换运行状态。通过本发明方案提供一种更高效的唤醒睡眠交互机制，基于芯片硬件实现更多交互，减少软件层面的握手交互动作，利于提高交互的效率和稳定性。

关键词：总线控制器调制解调器应用处理器串行总线检测模块控制模块耦接检测结果交互动作交互机制接收检测软件层面使用请求通信装置芯片硬件运行状态睡眠唤醒握手检测

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用多比特加法器并行进行多个少比特加法的方法及应用

用多比特加法器并行进行多个少比特加法的方法及应用

引用

作者：谢峥 201210 上海市浦东新区祥科路298号1幢8层

本发明公开了用多比特加法器并行进行多个少比特加法的方法及应用，涉及数据处理技术领域。一种用多比特加法器并行进行多个少比特加法的方法，包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法... 详细信息

标准号: CN111857651B

本发明公开了用多比特加法器并行进行多个少比特加法的方法及应用，涉及数据处理技术领域。一种用多比特加法器并行进行多个少比特加法的方法，包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，利用分割形成的多个少比特加法器并行进行少比特加法，所述N为大于2的自然数。本发明可以利用多比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力。

关键词：多比特加法器比特加法并行比特加法器数据处理技术比特设置计算周期芯片硬件有效地分割应用

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一种飞浆模型推理应用方法、系统、存储介质及设备

一种飞浆模型推理应用方法、系统、存储介质及设备

引用

作者：刘松 250000 山东省济南市中国(山东)自由贸易试验区济南片区浪潮路1036号浪潮科技园S01楼35层

本发明提供了一种飞浆模型推理应用方法、系统、存储介质及设备，方法包括：将飞浆模型输入TVM框架中，并通过TVM框架将飞浆模型转换为TIR文件；通过目标编程语言将TIR文件转换为基于人工智能芯片的源代码，并基于源代码使TVM框架在人... 详细信息

标准号: CN116468120A

本发明提供了一种飞浆模型推理应用方法、系统、存储介质及设备，方法包括：将飞浆模型输入TVM框架中，并通过TVM框架将飞浆模型转换为TIR文件；通过目标编程语言将TIR文件转换为基于人工智能芯片的源代码，并基于源代码使TVM框架在人工智能芯片上进行模型推理，并得到预测结果；将预测结果转换为相应的数据结构，得到目标数据，并输出目标数据。本发明实现了在人工智能芯片硬件环境下，使用TVM框架编译器对飞浆模型进行推理编译；进而实现了深度学习算法在人工智能芯片的推理应用技术的落地，拓展了人工智能的发展领域。

关键词：人工智能推理源代码预测结果芯片目标编程语言存储介质模型输入模型转换目标数据输出目标数据结构文件转换芯片硬件学习算法应用技术编译器编译落地转换拓展应用

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一种基于SIM卡的区块链数字资产密钥管理方法及系统

一种基于SIM卡的区块链数字资产密钥管理方法及系统

引用

作者：白鑫路晓唐伟东 071799 河北省保定市容城县奥威路122号

本发明公开了一种基于SIM卡的区块链数字资产密钥管理方法及系统，该方法包括：由资产钱包App向业务后台发出钱包创建申请；SIM卡收到创建指令，卡内密钥管理智能应用生成相应密钥对；之后，将公钥返回给业务后台或直接返回给App，调用... 详细信息

标准号: CN112862481B

本发明公开了一种基于SIM卡的区块链数字资产密钥管理方法及系统，该方法包括：由资产钱包App向业务后台发出钱包创建申请；SIM卡收到创建指令，卡内密钥管理智能应用生成相应密钥对；之后，将公钥返回给业务后台或直接返回给App，调用SIM卡芯片硬件对私钥进行存储；App收到公钥，对目标区块链数字资产进行相应操作；目标区块链接收到资产操作请求，返回账户解密或交易签名要求；App收到加密、解密或签名要求，发起对密文或交易进行加密、解密或签名的请求；SIM智能应用调用芯片硬件内存储的私钥，对请求进行加密、解密或签名操作。本发明利用运营商SIM卡作为密钥管理媒介，具有新型便捷、安全可靠、成本低的特点。

关键词：解密加密密钥管理目标区块数字资产公钥私钥调用返回钱包存储后台操作请求管理智能卡内密钥芯片硬件智能应用运营商链接密文密钥区块创建交易资产媒介指令账户申请应用

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中断处理方法、装置、电子设备及存储介质

中断处理方法、装置、电子设备及存储介质

引用

作者：李天正 102209 北京市昌平区北七家镇未来科技城南区中国电信北京信息科技创新园11层1118室、1116室

本公开提供了一种中断处理方法、装置、电子设备及存储介质，涉及设备驱动技术领域。该方法包括：在检测到中断信号时，基于中断信号，判断软件处理中断的方式是否与第一芯片硬件中的中断控制器匹配；若软件处理中断的方式与第一芯片硬... 详细信息

标准号: CN118113352A

本公开提供了一种中断处理方法、装置、电子设备及存储介质，涉及设备驱动技术领域。该方法包括：在检测到中断信号时，基于中断信号，判断软件处理中断的方式是否与第一芯片硬件中的中断控制器匹配；若软件处理中断的方式与第一芯片硬件中的中断控制器不匹配，进行中断转换处理，调用第二芯片对中断进行处理；其中，第二芯片硬件中的中断控制器与软件处理中断的方式匹配。本公开能够在不改变原有芯片的硬件的情况下，解决软件与硬件之间的兼容性问题。

关键词：中断控制器中断芯片硬件匹配软件处理中断信号芯片兼容性问题存储介质电子设备判断软件涉及设备中断处理转换处理调用驱动检测

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