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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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74 篇 专利

馆藏范围

74 篇 电子文献
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日期分布

机构

7 篇 美光科技公司
4 篇 苹果公司
4 篇 浙江工商大学
4 篇 爱思开海力士有限...
4 篇 arm有限公司
4 篇 深圳市九天睿芯科...
3 篇 慧与发展有限责任...
3 篇 东芝电子元件及存...
3 篇 深圳鲲云信息科技...
3 篇 三星电子株式会社
3 篇 株式会社东芝
3 篇 联发科技股份有限...
2 篇 通用汽车环球科技...
2 篇 意法半导体股份有...
2 篇 豪威科技有限公司
2 篇 中国航空工业集团...
2 篇 惠普发展公司
2 篇 上海兆芯集成电路...
2 篇 咸阳彩虹光电科技...
2 篇 意法半导体国际有...

作者

5 篇 n.p.朱皮
4 篇 刘洪杰
4 篇 李兆钫
4 篇 梶谷和彦
4 篇 章铁飞
3 篇 h.b.庸
3 篇 s·斯瓦米
3 篇 n.穆拉利马诺哈
3 篇 王智鸣
3 篇 张永昌
3 篇 羽田隆二
3 篇 a·d·艾卡尔
3 篇 牛昕宇
3 篇 蔡权雄
3 篇 s·s·艾勒特
3 篇 赵屏
3 篇 王佳东
3 篇 增田笃司
3 篇 林惠敏
2 篇 j.奥图尔

语言

74 篇 中文

检索条件"主题词=行缓冲器"

共 74 条记录，以下是1-10 订阅

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详细简洁

排序：

基于3D堆栈内存架构的共享行缓冲系统及共享行缓冲器

基于3D堆栈内存架构的共享行缓冲系统及共享行缓冲器

引用

作者：轩伟叶笑春范东睿张浩王达 100095 北京市海淀区温泉镇创客小镇社区配套商业楼15#楼一层135室

本发明提供了一种基于3D堆栈内存架构的共享行缓冲方法、系统及共享行缓冲器，该共享行缓冲器，所述共享行缓冲器位于每个所述Rank的最底层，且靠近数据和地址总线位置；每个所述Rank分配两个所述共享行缓冲器。本发明的技术方案，节约... 详细信息

标准号: CN109308190B

本发明提供了一种基于3D堆栈内存架构的共享行缓冲方法、系统及共享行缓冲器，该共享行缓冲器，所述共享行缓冲器位于每个所述Rank的最底层，且靠近数据和地址总线位置；每个所述Rank分配两个所述共享行缓冲器。本发明的技术方案，节约了制造Row Buffer的原材料，并且明显提高了Row Buffer的命中率，提高了从内存存取数据的效率，同时缓解了“存储墙”问题。

关键词：行缓冲器共享地址总线堆栈内存内存存取最底层命中率缓冲存储架构缓解节约分配制造

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基于3D堆栈内存架构的共享行缓冲系统及共享行缓冲器

基于3D堆栈内存架构的共享行缓冲系统及共享行缓冲器

引用

作者：轩伟叶笑春范东睿张浩王达 100095 北京市海淀区北清路中关村环保园文松路1号

标准号: CN109308190A

关键词：行缓冲器共享地址总线堆栈内存内存存取最底层命中率缓冲存储架构缓解节约分配制造

来源：评论

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自适应粒度行缓冲器高速缓存

自适应粒度行缓冲器高速缓存

引用

作者： S.李 N.P.朱皮 N.穆利马诺哈尔美国德克萨斯州

根据示例，用于进行自适应粒度行缓冲器（AG‑RB）高速缓存的方法可以包括：确定是否要将数据高速缓存到RB高速缓存，并且通过处理器或存储器侧逻辑来针对不同存储器访问（诸如动态随机存取存储器（DRAM）访问）而调整要高速缓存到RB高... 详细信息

标准号: CN105027211B

根据示例，用于进行自适应粒度行缓冲器（AG‑RB）高速缓存的方法可以包括：确定是否要将数据高速缓存到RB高速缓存，并且通过处理器或存储器侧逻辑来针对不同存储器访问（诸如动态随机存取存储器（DRAM）访问）而调整要高速缓存到RB高速缓存的数据的量。根据另一示例，AG‑RB高速缓存装置可以包括3D堆叠的DRAM，所述3D堆叠的DRAM包括：多个DRAM管芯，所述DRAM管芯包括一个或多个DRAM存储体；以及逻辑管芯，所述逻辑管芯包括RB高速缓存。一种AG‑RB高速缓存装置还可以包括处理器管芯，所述处理器管芯包括存储器控制器，所述存储器控制器包括预测器模块，以确定是否要将数据高速缓存到RB高速缓存，以及针对不同DRAM访问而调整要高速缓存到RB高速缓存的数据的量。

关键词：高速缓存存储器控制器高速缓存装置数据高速缓存处理器管逻辑管芯堆叠管芯动态随机存取存储器存储器访问存储器行缓冲器存储体预测器自适应处理器访问

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基于两级Q表格的DRAM行缓冲器管理方法

基于两级Q表格的DRAM行缓冲器管理方法

引用

作者：章铁飞 310010 浙江省杭州市下沙学正街18号浙江工商大学

根据Q‑learning自学习算法的原理，本发明提供一种基于两级Q表格的DRAM行缓冲器管理方法。本发明的创新点在于设计合理的参数来描述行缓冲器的状态，结合DRAM行缓冲器的工作原理，设计合理的动作奖惩值；针对原始Q表格的高昂存储代价，... 详细信息

标准号: CN112799976A

根据Q‑learning自学习算法的原理，本发明提供一种基于两级Q表格的DRAM行缓冲器管理方法。本发明的创新点在于设计合理的参数来描述行缓冲器的状态，结合DRAM行缓冲器的工作原理，设计合理的动作奖惩值；针对原始Q表格的高昂存储代价，本发明提出两级Q表格的技术方案，根据每个内存行实际的访问情况，按需分配表格条目，避免存储空间的浪费，有效降低存储代价。本发明的优势在于动态适配不同应用程序的内存行访问模式，自学习得到当前系统环境下最优的行缓冲器管理方法，有效提升DRAM行缓冲器的工作效率，降低DARM存储器的访问延时，提升DRAM的存储器性能。

关键词：行缓冲器存储代价内存行两级存储器性能存储器按需分配表格条目存储空间访问模式访问延时工作效率工作原理系统环境应用程序自学习适配算法自学管理访问

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基于过滤表的DRAM行缓冲器混合管理方法

基于过滤表的DRAM行缓冲器混合管理方法

引用

作者：章铁飞 310018 浙江省杭州市江干区下沙学正街18号

本发明提供一种基于过滤表的DRAM行缓冲器混合管理方法，对来自缓存的数据访问请求，DRAM内存控制器根据访问请求的地址定位目标内存块，并将目标数据的地址发往目标内存块的过滤表，过滤表根据条目信息，决定该目标数据隶属的内存行的... 详细信息

标准号: CN112631958A

本发明提供一种基于过滤表的DRAM行缓冲器混合管理方法，对来自缓存的数据访问请求，DRAM内存控制器根据访问请求的地址定位目标内存块，并将目标数据的地址发往目标内存块的过滤表，过滤表根据条目信息，决定该目标数据隶属的内存行的行缓冲器管理策略。具体而言，基于过滤表动态选择每个目标内存行的行缓冲器管理策略，对于访问频次较多，大于等于阀值的目标内存行，采用开放的行缓冲器管理策略；对于访问频次较少，小于阀值的目标内存行采用关闭的行缓冲器管理策略；有效发挥两种行缓冲器管理策略的优势，规避两者的不足，降低DRAM数据访问的延时；并且采用辅助写缓冲器，降低行缓冲器数据冲突的代价，进一步提升DRAM数据访问效率。

关键词：行缓冲器管理策略目标内存过滤表目标数据数据访问请求数据访问效率缓存地址定位动态选择访问请求混合管理数据冲突数据访问条目信息写缓冲器有效发挥内存行延时访问开放

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自适应粒度行缓冲器高速缓存

自适应粒度行缓冲器高速缓存

引用

作者： S.李 N.P.朱皮美国德克萨斯州

根据示例，用于进行自适应粒度行缓冲器（AG-RB）高速缓存的方法可以包括：确定是否要将数据高速缓存到RB高速缓存，并且通过处理器或存储器侧逻辑来针对不同存储器访问（诸如动态随机存取存储器（DRAM）访问）而调整要高速缓存到RB高... 详细信息

标准号: CN105027211A

根据示例，用于进行自适应粒度行缓冲器（AG-RB）高速缓存的方法可以包括：确定是否要将数据高速缓存到RB高速缓存，并且通过处理器或存储器侧逻辑来针对不同存储器访问（诸如动态随机存取存储器（DRAM）访问）而调整要高速缓存到RB高速缓存的数据的量。根据另一示例，AG-RB高速缓存装置可以包括3D堆叠的DRAM，所述3D堆叠的DRAM包括：多个DRAM管芯，所述DRAM管芯包括一个或多个DRAM存储体；以及逻辑管芯，所述逻辑管芯包括RB高速缓存。一种AG-RB高速缓存装置还可以包括处理器管芯，所述处理器管芯包括存储器控制器，所述存储器控制器包括预测器模块，以确定是否要将数据高速缓存到RB高速缓存，以及针对不同DRAM访问而调整要高速缓存到RB高速缓存的数据的量。

关键词：高速缓存存储器控制器数据高速缓存处理器管逻辑管芯堆叠管芯动态随机存取存储器存储器访问行缓冲器存储器存储体预测器自适应处理器一种访问确定调整进行

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基于流水线结构的计算引擎加速装置、方法、设备及介质

基于流水线结构的计算引擎加速装置、方法、设备及介质

引用

作者：赵志远徐鹏陈刚申荣铉鲁华祥边昳 100083 北京市海淀区清华东路甲35号

本发明提供了一种基于流水线结构的计算引擎加速装置、方法、设备及介质，神经网络硬件加速技术领域，该装置包括：循环行缓冲器，包括：第一多路选择器，用于确定输入特征图的n个特征图像素点的存储位置，其中，n为大于0的正整数；m个... 详细信息

标准号: CN116933852A

本发明提供了一种基于流水线结构的计算引擎加速装置、方法、设备及介质，神经网络硬件加速技术领域，该装置包括：循环行缓冲器，包括：第一多路选择器，用于确定输入特征图的n个特征图像素点的存储位置，其中，n为大于0的正整数；m个随机存取存储器，用于根据存储位置缓存n个特征图像素点，其中，m为大于0的正整数；第二多路选择器，用于对写入m个随机存取存储器的特征图像素点进行输出；流驱动填充器，用于根据特征图像素点的位置和神经网络中卷积层的边界参数，对第二多路选择器输出的特征图像素点进行边界填充；计算单元阵列，用于对填充后的特征图像素点进行卷积计算；权重存储器，用于缓存神经网络的权重数据。

关键词：特征图像多路选择器随机存取存储器缓存存储位置神经网络正整数计算单元阵列神经网络硬件流水线结构边界参数边界填充计算引擎加速技术加速装置卷积计算权重数据输入特征行缓冲器存储器输出填充器卷积权重填充写入驱动

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对电子显示器中的预切换引起的伪影的预补偿

对电子显示器中的预切换引起的伪影的预补偿

引用

作者：林鸿升皓盛魁汤颖颖 S·常 M·B·瓦希德法 K·M·奥米德-佐霍尔赵初旻黄靖宇 M·A·姜达卢炫佑王超昊 M·J·德文森蒂斯 M·阿尔布雷克特 W·S·列托特-路易斯美国加利福尼亚州

本发明题为“对电子显示器中的预切换引起的伪影的预补偿”。本发明公开了系统和方法，该系统和方法通过切换显示器像素以通过覆写先前的图像帧数据来使显示器像素松弛，减小了使后续图像帧的所感知图像质量降低的滞后的可能性。在像素... 详细信息

标准号: CN110390910A

本发明题为“对电子显示器中的预切换引起的伪影的预补偿”。本发明公开了系统和方法，该系统和方法通过切换显示器像素以通过覆写先前的图像帧数据来使显示器像素松弛，减小了使后续图像帧的所感知图像质量降低的滞后的可能性。在像素的非发射时间段期间，可预切换或锻炼像素以改善像素的响应时间和准确度。被编程的像素的数据也可用于预切换其他像素，从而降低开销，但增加了串扰。由于串扰的量与被预切换的像素的内容相关，因此可使用行缓冲器来存储需预切换的像素的图像数据。该所存储的图像数据可用于确定对被编程的像素的数据应用多少预补偿。换句话讲，所施加的补偿量至少部分地基于图像数据的内容(例如，灰度级水平)。

关键词：像素图像数据预补偿串扰可用编程存储电子显示器后续图像帧图像帧数据显示器像素内容相关数据应用行缓冲器质量降低准确度补偿量灰度级时间段覆写减小伪影显示器感知松弛施加图像发射响应滞后锻炼

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视频图像编解码装置及其方法、传输系统及其方法

视频图像编解码装置及其方法、传输系统及其方法

引用

作者：周小鹏罗虎 510670 广东省广州市广州高新技术产业开发区科珠路233号

一种视频图像编解码装置及其方法、传输系统及其方法，其中传输系统包括：分割模块、编码模块、解码模块和拼接模块，分割模块包括读写控制电路、第一行缓冲器、第二行缓冲器、输出控制电路，编码模块包括多个编码引擎，解码模块包括多... 详细信息

标准号: CN103763556B

一种视频图像编解码装置及其方法、传输系统及其方法，其中传输系统包括：分割模块、编码模块、解码模块和拼接模块，分割模块包括读写控制电路、第一行缓冲器、第二行缓冲器、输出控制电路，编码模块包括多个编码引擎，解码模块包括多个解码引擎，解码引擎个数和编码引擎个数均与倍数值相同，其中，倍数值是视频图像分辨率与编码模块分辨率的倍数；第一行缓冲器、第二行缓冲器和读写控制电路分别与信号源连接，读写控制电路分别与第一行缓冲器、第二行缓冲器和输出控制电路连接，输出控制电路分别与第一行缓冲器、第二行缓冲器和编码模块连接，编码模块、解码模块和拼接模块依次连接。从而实现对视频图像的编解码和传输，成本低、效率高。

关键词：行缓冲器编码模块读写控制电路输出控制电路解码模块编码引擎传输系统分割模块解码引擎拼接模块视频图像分辨率编解码装置对视频图像视频图像依次连接编解码分辨率信号源传输

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用于数据高速缓存的方法和设备

用于数据高速缓存的方法和设备

引用

作者：梶谷和彦美国爱达荷州

本申请案涉及用于数据高速缓存的方法和设备。描述用于操作存储器装置的方法、系统及装置。一种方法包含：在执行存储器单元的第一读取后即刻将所述存储器单元的数据高速缓存于行缓冲器的感测放大器处；确定在执行所述存储器单元的所述... 详细信息

标准号: CN113127379B

本申请案涉及用于数据高速缓存的方法和设备。描述用于操作存储器装置的方法、系统及装置。一种方法包含：在执行存储器单元的第一读取后即刻将所述存储器单元的数据高速缓存于行缓冲器的感测放大器处；确定在执行所述存储器单元的所述第一读取之后执行所述存储器单元的至少第二读取；及针对所述存储器单元的至少所述第二读取从所述感测放大器读取所述存储器单元的所述数据。

关键词：存储器单元读取数据高速缓存感测放大器操作存储器方法和设备系统及装置行缓冲器申请案

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