检索结果-内蒙古大学图书馆

计算机应用研究 2025年第2期42卷 519-522页

作者：景超霞刘杰李洪奎刘红海湖州师范学院信息工程学院浙江湖州313000

重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目... 详细信息

重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目的寄存器的指令单独存储来避免占用ROB表项。同时,引入容量可动态调整的缓存结构(AROB),将长延时指令与普通指令分别存储在ROB和AROB中,以降低长延时指令导致的阻塞。改进后的超标量处理器被命名为NA-ROB,经过SPEC 2006基准测试程序的实验评估,结果表明,NA-ROB超标量处理器相比于传统的ROB超标量处理器,平均IPC提升了66%,同时ROB的阻塞概率降低了48%。因此,所提出的改进方法显著提升了处理器的整体性能和效率。

关键词： RISC-V指令集超标量处理器 ROB AROB 零寄存器分配策略

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超标量处理器乱序提交机制的研究与设计

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计算机工程 2021年第4期47卷 180-186页

作者：李昭刘有耀焦继业潘树朋西安邮电大学电子工程学院西安710100 西安邮电大学计算机学院西安710100

针对超标量处理器中长周期执行指令延迟退休及持续译码导致的重排序缓存(ROB)阻塞问题,提出一种指令乱序提交机制。通过设计容量可配置的多缓存指令提交结构,实现存储器操作指令和ALU类型指令的分类退休,根据超标量处理器架构及性能需... 详细信息

针对超标量处理器中长周期执行指令延迟退休及持续译码导致的重排序缓存(ROB)阻塞问题,提出一种指令乱序提交机制。通过设计容量可配置的多缓存指令提交结构,实现存储器操作指令和ALU类型指令的分类退休,根据超标量处理器架构及性能需求对目标缓存和存储缓存容量进行参数化配置降低流水线阻塞风险,同时利用指令目的寄存器编码提交模式加快指令提交速率。实验结果表明,该机制提高了单次指令提交数量,基于该机制的超标量处理器相比传统基于ROB顺序提交机制的超标量处理器在减少硬件开销的情况下平均IPC指数提升46%,相比基于值预测、乱序退休和组提交的超标量处理器平均IPC指数增益为19%,综合性能更优。

关键词：超标量处理器重排序缓存指令分类退休乱序提交目的寄存器编码

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基于超标量处理器的高效FFT映射方法

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北京理工大学学报 2016年第9期36卷 940-946页

作者：高立宁朱亮刘腾飞刘峰北京理工大学信息与电子学院北京100081

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化... 详细信息

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.

关键词：快速傅里叶变化(FFT) 高速缓存(cache) 超标量处理器

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一种面向超标量处理器的高能效指令缓存路选择技术

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电子学报 2011年第11期39卷 2473-2479页

作者：谢子超陆俊林佟冬王箫音程旭北京大学微处理器研究开发中心北京100871

路选择技术可以有效降低指令缓存能耗开销,但已有方法通常会由于预测错误或更新机制复杂而引入额外的取指延迟,导致整体能效性降低.本文面向典型超标量处理器的指令缓存结构,提出了一种高能效的路选择融合技术(Combining Way Selective ... 详细信息

路选择技术可以有效降低指令缓存能耗开销,但已有方法通常会由于预测错误或更新机制复杂而引入额外的取指延迟,导致整体能效性降低.本文面向典型超标量处理器的指令缓存结构,提出了一种高能效的路选择融合技术(Combining Way Selective Cache,CWS-Cache).基于对路预测和路历史技术适用条件的分析,CWS-Cache在不同的取指场景中选择使用最佳路选择策略,有效降低了指令缓存的取指能耗,并通过缩短非对齐取指组的访问延迟提升处理器性能.实验表明,CWS-Cache将拥有8路组相联指令缓存的基础处理器取指能耗降低了84.98%,性能提升了3.50%.与已有的三种方法相比,CWS-Cache能效性分别提升了15.48%,14.13%和8.76%.

关键词：超标量处理器路预测路历史

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超标量处理器中引入SMT技术的性能分析研究

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计算机工程与应用 2009年第5期45卷 13-15页

作者：史莉雯樊晓桠黄小平西北工业大学航空微电子中心西安710072

同时多线程(SMT)是一种允许多个独立的线程每周期发射多条指令的技术,这种技术充分利用了可能存在的指令级并行和线程级并行,提高了有限资源的利用率。文章以西北工业大学航空微电子中心自主研发的32位超标量处理器"龙腾R2"... 详细信息

同时多线程(SMT)是一种允许多个独立的线程每周期发射多条指令的技术,这种技术充分利用了可能存在的指令级并行和线程级并行,提高了有限资源的利用率。文章以西北工业大学航空微电子中心自主研发的32位超标量处理器"龙腾R2"为基础,引入SMT技术,在基本不改变内部结构大小、不增加执行功能部件、仅做一些必要修改的前提条件下进行研究。通过仿真不同的线程数和各种线程组合,进行性能分析。尽管存在制约性能提升的一些因素,引入SMT技术后依然获得了最高约50%的性能增加。

关键词：超标量处理器同时多线程每周期完成的指令数(IPC)

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超标量处理器片上存储部件的低功耗设计技术研究

超标量处理器片上存储部件的低功耗设计技术研究

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作者：赵雨来北京大学

学位级别：博士

以往的超标量处理器通过采用更先进的工艺、更高的主频、更多的晶体管数目提高性能水平，所付出的代价是处理器的高功耗。近年来，功耗的显著增长使得处理器设计不再以追求主频提升为主要目标，而更注重提高功耗效率。从主流超标量处理... 详细信息

以往的超标量处理器通过采用更先进的工艺、更高的主频、更多的晶体管数目提高性能水平，所付出的代价是处理器的高功耗。近年来，功耗的显著增长使得处理器设计不再以追求主频提升为主要目标，而更注重提高功耗效率。从主流超标量处理器的功耗分布来看，由RAM和CAM构成的片上存储部件所占的功耗比重最大。如何改进这些关键性的存储部件并进行有效管理，在对性能影响尽可能小的前提下充分降低功耗开销是本文的主要研究课题。本文主要对超标量处理器中若干关键的片上存储部件进行研究，同时还充分考虑对同时多线程(SMT)技术的支持，主要的创新结果如下。\n 发射队列中CAM标签的唤醒逻辑是主要的功耗来源。本文从指令的待唤醒操作数数目分类与等待时延特性出发，提出采用两级缓置和自适应多体技术减少CAM标签和唤醒逻辑功耗开销，共享并平衡对发射队列资源的占用。实验结果表明，该方法可降低发射队列功耗的67％，IPC性能损失为1.9％，并且在发射级可以获得潜在更高的时钟频率，适用于SMT执行。\n 物理寄存器堆的多端口设计在提供峰值发射带宽需求的同时，也带来显著的功耗开销。本文基于对物理寄存器生命周期的划分和观察，提出利用小的辅助性结构管理一些活跃的寄存器值，分担主寄存器堆的访问压力，从而降低其端口数目和功耗。实验结果表明，该方法可降低寄存器堆功耗的42％，IPC性能损失为2.8％，不影响时钟频率。\n ***队列的CAM相联查找操作是主要的功耗来源。本文分析了Load-Store队列相联查找命中的充分必要条件，提出显式的利用年龄编码表示程序的顺序性条件约束，提高了基于计数器的Bloom过滤算法的过滤比率。实验结果表明，采用年龄编码的Bloom过滤算法，可将Load-Store队列总的功耗降低85％，在过滤比率和功耗节省上比基于计数器的算法提高5％。\n 随着工艺特征尺寸的减小，漏电流功耗显著增加。本文分析了负载程序在访问各数据Cache行的重用距离分布特性，结合DrowsyCache技术提出一种利用三态有限状态机的Cache漏电流控制策略。实验结果表明，基于重用距离的控制策略可以更好的适应负载程序在数据访问上的时间局部性，漏电流功耗降低了89％，比已有最好的策略多降低7％，能够限定漏电流功耗的上界，而对于性能的影响平均小于0.5％。

关键词：超标量处理器存储部件低功耗设计处理器设计唤醒逻辑有限状态机漏电流

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超标量处理器中高能效取指技术研究

超标量处理器中高能效取指技术研究

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作者：谢子超北京大学

学位级别：博士

随着集成电路芯片集成度的不断提升以及电源电压等比例缩小趋势的放缓,功耗成为当前首要的设计瓶颈。有限的功耗预算(Power Budget)促使微处理器设计在结构和实现上发生了质的改变一以能效性(Energy-Efficiency)作为基本的、首要的设计... 详细信息

随着集成电路芯片集成度的不断提升以及电源电压等比例缩小趋势的放缓,功耗成为当前首要的设计瓶颈。有限的功耗预算(Power Budget)促使微处理器设计在结构和实现上发生了质的改变一以能效性(Energy-Efficiency)作为基本的、首要的设计指标。高能效的微处理器设计需要在性能和能量开销间进行权衡,选择那些每单位能量开销可获得更大性能提升的技术和结构。微处理器取指技术是处理器设计的关键技术,主要由取指部件实现。微处理器取指部件包括指令缓存(Instruction Cache,Icaehe)和转移预测器等主要结构。本论文采用保持功耗基本不变的前提下提升性能、保证性能基本不变的前提下降低功耗的设计原则,面向超标量处理器取指技术,研究如何提高微处理器的能效性。主要研究内容包括;(1)提出了一种基于组路指针索引的间接转移预测技术。该技术使用转移目标缓冲器(Branch Target Buffer,BTB)保存间接转移指令的多个目标地址,并使用BTB组路信息(Set-Way Index)索引。这些地址索引保存在方向预测器的模式历史表(Pattem History Table,PHT)中。该技术不需要使用额外的大容量存储单元,只基于现有的转移预测部件进行改进,通过提升间接转移预测准确率,提升处理器性能,并减少错误预测引起的能量开销。使用UmiCore64模拟器运行SPEC基准测试程序的实验结果表明,该技术运行间接转移指令敏感的测试程序时,相比基础处理器,性能提高9.65％,处理器整体能效性提升8.87％。与其他技术相比,其可以获得与专用存储预测技术相类似的性能提升且能效性更优。　　(2)提出了一种基于目标地址指针生成的间接转移预测技术。该技术将已有高性能转移方向预测器重构为若干个子预测器,每个子预测器生成目标地址指针的1位。该指针生成一个虚拟的BTB访问地址,并使用该地址在BTB中获得间接转移预测目标地址。该技术不使用额外大容量存储单元,其通过重构已有转移预测器,能提供高准确率的间接转移预测,并且实现结构简单,可以应用于多种高性能方向预测器。采用UniCore64模拟器评测,运行间接转移指令敏感的程序时,该技术基于Perceptrons方向预测器的实现结构,相比于基础处理器,可使性能提高18.78％,处理器整体能效性提高12.57％,其能效性提升效果在每个评测程序中均优于专用存储预测技术和已有的转移预测复用技术。　　(3)提出了一种分离路历史存储的指令缓存设计技术。该技术根据程序行为将Icache执行过程中标签比较结果分别保存在Icache和BTB中,形成应用于不同取指场景的路历史链接。Icache在不同取指场景下,分别从不同结构中获得路链接信息,避免非必要的标签比较和无关数据的读取。该技术适用于;BTB项较少的处理器,其通过分离的路历史存储结构,可以有效避免更新不同路历史信息时的结构冲突,从而在基本不损失性能的前提下,显著降低处理器ICache中由动态功耗引起的能量开销。使用UniCore64模拟器运行SPEC基准测试程序的实验结果表明,该技术相比基础处理器,仅以性能损失0.22％的代价,使微处理器Icache中由动态功耗引起的能量开销减少79.99％,处理器整体能效性提升8.11％。　　(4)面向BTB项数较多的高性能超标量处理器,提出了一种指令缓存路选择融合技术。该技术在顺序取指场景中选择使用路历史方式,而在非顺序取指时选择使用路预测方式,在有效减少ICache能量消耗的同时,避免BTB中路历史信息更新造成的取指暂停。同时,其结合路历史链接结构,采用同时访问多个SRAM的方式,解决超标量处理器中特有的取指组非对齐问题。该技术将不同的路选择技术相融合,在降低能量开销的同时,通过解决非对齐取指问题,提升处理器性能。采用UniCore64模拟器面向BTB项较多的高性能微处理器结构进行评测,实验结果表明该技术相比基础处理器,Icache中由动态功耗引起的能量开销减少80.23％,同时处理器性能提升3.27％,处理器整体能效性提升9.84％。

关键词：超标量处理器高能效性取指技术间接转移预测组路指针索引路选择融合

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超标量处理器访存指令推测执行优化技术研究

超标量处理器访存指令推测执行优化技术研究

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作者：张栚滈北京大学

学位级别：博士

现代处理器通常采用动态指令调度超标量流水线来发掘程序中的指令级并行。但是访存指令——尤其是装载指令——需要较长的执行延迟，从而阻塞了流水线中其他指令的动态执行，因此装载指令执行效率对现代处理器性能至关重要。针对装载指... 详细信息

现代处理器通常采用动态指令调度超标量流水线来发掘程序中的指令级并行。但是访存指令——尤其是装载指令——需要较长的执行延迟，从而阻塞了流水线中其他指令的动态执行，因此装载指令执行效率对现代处理器性能至关重要。针对装载指令执行延迟的优化技术主要分为延迟隐藏技术和延迟降低技术。其中延迟隐藏技术通过并行执行其他无关指令达到隐藏这些访存执行延迟的目标，这需要扩大超标量流水线中指令窗口的容量以及发射宽度。然而受到程序本身指令级并行度的限制，这些技术会降低超标量处理器自身的能效性。同时，随着现代处理器流水线中指令窗口容量的增加，相当一部分装载指令执行时所需要的访存数据已经存在于流水线内，但是还未写入高速缓存或内存中，使得装载指令需要更多的执行延迟来完成访存数据前递、访存相关处理以及访存违例检测等操作。因此，为了提高性能和能效性，如何进一步减少装载指令执行延迟成为现代处理器设计的研究重点。\n 访存延迟降低技术通过发掘访存局部性或者应用推测执行技术达到直接减少装载指令执行延迟的目标。其中装载指令推测执行技术通常采用支持全相联查找的访存指令队列。一方面受到全相联查找队列不可扩展且能效性差的限制，另一方面受到预测技术本身预测准确率的限制，这些技术所能够优化的装载指令占整体动态执行装载指令的比例并不高。本文研究在此基础上进一步优化装载指令推测执行过程，通过增加被优化的装载指令比例达到减少装载指令执行延迟的目标。同时，通过取消全相联查找队列以及避免不必要的访存操作来减少访存指令执行的能耗开销，从而提高处理器的能效性。本文研究的具体内容包括:\n 1)提出一种基于活跃存储指令窗口的推测式访存数据前递机制。传统装载指令推测执行技术性能受限的关键原因在于采用全相联查找访存指令队列来实现访存指令按序提交、存储指令按序访存、访存数据前递以及访存违例检测等诸多操作。复杂设计限制了访存指令队列的容量，进一步限制了被推测技术优化的装载指令数量。本文提出基于活跃存储指令窗口的推测式访存数据前递机制，该机制采用不同结构分别实现上述功能，其中采用先进先出的简单访存指令队列实现访存指令按序提交以及存储指令按序访存，采用活跃存储指令窗口实现访存数据前递，采用装载指令重执行机制实现访存违例检测。分离的结构避免了全相联查找的必要。同时高效的活跃存储指令窗口结构能够大量存储最近得到的存储数据，并尽可能延长这些数据在流水线内停留的时间，从而提高被数据前递的装载指令数量。实现表明，针对SPEC2000及SPEC2006测试程序，在4发射128表项重排序缓冲区的超标量流水线中，该机制相对于传统访存执行流水线有8.51％的性能提升。\n 2)提出一种基于地址标识的快速访存相关检测机制。为了进一步减少访存数据前递的执行延迟，本文提出利用访存地址基址和偏移的快速哈希计算结果来代替准确访存地址进行推测式的访存相关检测，这种快速哈希计算结果被称为地址标识。由于地址标识的计算延迟几乎可以忽略不计，因此可以将访存数据前递提前到地址计算阶段。这样不仅减少了访存数据前递的执行延迟，同时当访存数据前递命中时，避免了不必要的高速缓存访问能耗开销。实验表明，采用了地址标识机制的活跃存储指令窗口设计，相较于原有设计，在性能上有平均3％的提升，同时在访存执行能耗开销上有平均25.71％的下降。\n 3)提出一种基于虚拟过滤缓存的装载指令重执行优化技术。一级高速数据缓存的能耗开销是处理器整体能耗开销的重要组成部分。然而为了保证低命中延迟，一级高速数据缓存通常采用能效性很差的访问方式。过滤高速缓存通过缓存最近被访问的高速缓存行来避免不必要的一级高速数据缓存访问，然而这种降低能耗的方法会导致访存性能的下降。本文提出基于虚拟过滤缓存的装载指令重执行优化技术，利用装载指令重执行流水线中存在的冗余执行过程和冗余存储来缓存最近被访问的高速缓存行，在避免不必要的一级高速数据缓存访问从而降低能耗开销的同时，还尽可能减少一定的装载指令执行延迟。实现表明，经过虚拟过滤缓存优化的装载指令重执行流水线，相较于原有设计，在性能上有5％左右的提升，同时降低了约27％的访存执行能耗开销。\n 4)提出一种基于装载指令推测执行的访存执行流水线结构设计并进行一定设计空间探索。本文综合前述三种优化技术，针对实际UniCore-3处理器提出完整的访存执行流水线设计方案，并分析实际设计中需要考虑的问题并给出解决方案，主要包括:装载指令推测执行错误恢复机制、针对部分命中的装载指令重执行过滤、虚拟地址访问活跃存储指令窗口的影响、访问不可缓存地址的处理以及多核环境下的一些设计约束。最后本文针对该设计方案进行一定的设计空间探索。

关键词：访存数据前递访存违例检测装载指令重执行超标量处理器访存指令推测执行

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超标量处理器的转移预测方案研究

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微电子学与计算机 2006年第11期23卷 118-120,125页

作者：陈智勇桂林电子工业学院计算机系广西桂林541004

随着高性能超标量处理器的流水线深度和发射度的增加,为挖掘宽发射、深度流水线处理器的潜在性能,设计一个杰出的转移预测器已变得越来越重要。常规的两级转移预测器是根据局部转移历史信息或全局转移历史信息来预测转移的结果,文章给... 详细信息

随着高性能超标量处理器的流水线深度和发射度的增加,为挖掘宽发射、深度流水线处理器的潜在性能,设计一个杰出的转移预测器已变得越来越重要。常规的两级转移预测器是根据局部转移历史信息或全局转移历史信息来预测转移的结果,文章给出了一种新的转移预测方案,称为LGshare,它同时使用全局和局部转移历史信息来改进超标量微处理器的转移预测准确度。当模式历史表(PHT)的大小固定时,与常规的两级预测器相比,LGshare能获得更高的转移预测准确度。

关键词：超标量处理器转移预测转移历史寄存器模式历史表

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超标量处理器中的存储指令动态调度:DYNAMEM微体系结构

超标量处理器中的存储指令动态调度:DYNAMEM微体系结构

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作者：王显清华大学

学位级别：硕士

存储访问的二义性相关性是提高超标量处理器指令级并行度的一个重要障碍.许多文章试图通过静态消除存储地址二义性,以及混合型运行时间消除二义性的方法.这些方法要求复杂的编译器,而且在存储访问不规则时效果不好.一些硬件方法在存储... 详细信息

存储访问的二义性相关性是提高超标量处理器指令级并行度的一个重要障碍.许多文章试图通过静态消除存储地址二义性,以及混合型运行时间消除二义性的方法.这些方法要求复杂的编译器,而且在存储访问不规则时效果不好.一些硬件方法在存储指令动态调度方面有局限性.该文提出DYNAMEM微体系结构,对存储指令进行动态调度,load指令可以超越store指令,即使store指令的地址还未计算出.还提供了修复错误load的方法,同时保证处理器可以精确中断.实验结果表明,DYNAMEM可以极大地缓解存储二义性对提高指令级并行度的限制,在同样的调度范围条件下,它的性能接近与理想的存储动态调度.

关键词：超标量处理器指令级并行性 DYNAMEM 重排序缓冲

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