检索结果-内蒙古大学图书馆

作者：程标信息产业部电信科学技术研究院

学位级别：硕士

作为SoC(System-on-Chip)设计方法学的重要组成部分，可重用设计已经成为开发高复杂度芯片的必然选择。如何有效的使用该方法从而使其在设计过程中发挥更高的效率是目前设计人员面临的挑战。\n 文章包括SoC中的IP可重用方法研究和Vit... 详细信息

作为SoC(System-on-Chip)设计方法学的重要组成部分，可重用设计已经成为开发高复杂度芯片的必然选择。如何有效的使用该方法从而使其在设计过程中发挥更高的效率是目前设计人员面临的挑战。\n 文章包括SoC中的IP可重用方法研究和Viterbi IP软核设计两方面的内容。首先分析了IP软核的总体设计这一关键步骤，并总结了面向公司资源的设计流程。在此基础上针对IP集成中普遍存在的接口兼容问题，从软核设计的角度提出了接口定制的方法；从IP重用的角度为IP软核库的建设提出了建立解决方案库的方法。其次，基于前述的研究工作，阐述了基于载入旁路定向方案和全并行ACS结构两个Viterbi IP软核的实现细节和设计结果的分析比较。\n 课题设计过程中所开发的基于载入旁路定向的路径度量调度方案已经申请专利；所完成的全并行ACS结构Viterbi IP软核已经应用于公司自主设计的支持OFDM系统芯片中。

关键词： IP可重用方法 IP核软核设计 Viterbi译码器

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基于FPGA的32位嵌入式软核设计

基于FPGA的32位嵌入式软核设计

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作者：周苑苑山东科技大学

学位级别：硕士

随着计算机技术的发展，嵌入式系统已广泛应用于工业、家电、机电等众多领域。其中大多数应用是基于ARM、Power PC、MIPS等硬核处理器，虽然技术比较成熟，但生产成本较高，设计周期长，设计的灵活性较差，一旦产品完成便不易升级。而N... 详细信息

随着计算机技术的发展，嵌入式系统已广泛应用于工业、家电、机电等众多领域。其中大多数应用是基于ARM、Power PC、MIPS等硬核处理器，虽然技术比较成熟，但生产成本较高，设计周期长，设计的灵活性较差，一旦产品完成便不易升级。而NiosⅡ是Altera公司为实现SOPC技术而设计的第二代FPGA嵌入式处理器，在FPGA中以软核的形式实现，具有高度的灵活性和可配置性，弥补了硬核处理器的不足。论文的主要工作是以FPGA EP2C8Q芯片为核心，探究NiosⅡ嵌入式处理器的软件架构以及基于此软核设计了部分功能，以验证软核启动的可行性和正确性。\n 软核设计主要实现LED流水灯设计和LCD显示SD卡信息的设计以及uClinux在NiosⅡ上的移植。SD卡设计部分摒弃了直接编写代码操作SD卡里的FAT文件系统这一方法，因其需要的工作量还是挺大的，而是参照了Roland Riegel开源的SD-Reader项目提供的AVR平台下操作SD卡的范例，移植SD-Reader项目中关于SD卡操作的部分代码到NiosⅡ软件平台，通过修改MMC/SD/SDHC Card Raw Access程序模块实现操作SD的低级驱动，此方法简单易行。LCD显示屏选用的是XYF480272C-TP液晶屏，为显示SD卡里的图片，使用了Image2LCD工具将图片转换成二进制数据格式，然后写入LCD显存中。移植uClinux到软核中是本论文的一个重点，因开发板上没有足够的硬件资源，因此采用了建立交叉编译环境的方法进行开发。\n 实验表明基于FPGA设计的此32位软核工作性能良好，运行速度快，随着嵌入式系统的快速发展，论文中提出的uClinux操作系统移植具有重要的参考价值。因uClinux还继承了Linux的网络操作系统优势，能很方便的支持网络文件系统，且可内嵌TCP/IP协议，所以此软核有很大完善的空间。

关键词：嵌入式系统软核设计现场可编程门阵列

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兼容MCS-51指令集的软核设计

兼容MCS-51指令集的软核设计

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作者：张蒙西安电子科技大学

学位级别：硕士

在嵌入式设计领域现在有很多微处理器可供选择,比如低端领域的AVR,PIC,MCS-51,Microchip等,高端的如ARM系列和Cortex系列,众多微处理器中MCS-51内核的微处理器现在依然被广泛使用,但是MCS-51处理器内部工作频率是外部晶振频率的1/12,即... 详细信息

在嵌入式设计领域现在有很多微处理器可供选择,比如低端领域的AVR,PIC,MCS-51,Microchip等,高端的如ARM系列和Cortex系列,众多微处理器中MCS-51内核的微处理器现在依然被广泛使用,但是MCS-51处理器内部工作频率是外部晶振频率的1/12,即通常所说的工作频率是外部频率的十二分频,这是由MCS-51指令集的特点决定的。MCS-51指令集是复杂指令集,指令字节数和指令执行所需时钟数不固定,指令执行时间以机器周期为单位,最少12个时钟,最多48个时钟。这种时钟约束限制了处理器的处理速度,随着物联网,智能穿戴设备的发展,我们对高性能低功耗处理器的需求越来越多,因此我们希望能够提高处理器的处理速度,为达到这个目的一方面可以通过采用先进工艺提高器件的速度,另一方面可以从指令执行效率方面进行优化。本文从优化指令执行效率方面着手,通过引入二级流水线的方式提高指令集的执行效率,完成一个兼容MCS-51指令集的软核设计,该软核能够运行Keil编译过的C语言程序,完成IO,算术运算,逻辑运算,定时器,外部中断,串口通信等功能,实现MCS-51全部功能,平均指令执行时间为7个时钟,执行时间相比原有规范平均降低50%,使用Synplify综合结果表明软核可运行的最高时钟为109MHz,整体性能和现在市场已有产品都有明显提升。软核通过Modelsim时序仿真和FPGA板级验证,在仿真验证部分提出了日志对比,内存比较等自动化测试和验证的方法,在大规模集成电路设计中这些自动化的仿真验证方法会显著的提高验证效率和准确性。

关键词： MCS-51指令集软核设计指令集优化流水线设计仿真验证

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基于RISC--V架构的FPGA片上处理器软核设计

基于RISC--V架构的FPGA片上处理器软核设计

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作者：郑添中国科学院大学

学位级别：硕士

随着5G时代的到来，移动终端无时无刻不在对海量的数据进行复杂的计算，FPGA凭借其丰富的片上逻辑资源和强大的并行计算能力，被广泛应用于通信、汽车和数据中心等领域。然而随着移动终端通信数量的增多，使用FPGA进行控制策略的实现会... 详细信息

随着5G时代的到来，移动终端无时无刻不在对海量的数据进行复杂的计算，FPGA凭借其丰富的片上逻辑资源和强大的并行计算能力，被广泛应用于通信、汽车和数据中心等领域。然而随着移动终端通信数量的增多，使用FPGA进行控制策略的实现会引入大量的状态机，导致通信速率降低。由于处理器具有强大的调度、管理、协调能力，在FPGA中引入处理器可以弥补FPGA的缺陷，出色地完成高速通信等复杂的任务，推动了5G技术的发展。FPGA通过将处理器封装成硬核IP(IntellectualProperty)或软核IP的方式，极大地提升了设计的效率和便利性。处理器硬核虽然在性能和功耗方面的表现都很优秀，但是灵活性低，相较而言，低性能的处理器软核任意剪裁的特点更适合如今快速迭代的应用需求。FPGA对高性能处理器软核的迫切需求，使得处理器软核微架构研究成为目前的热点。　　指令集是处理器软核微架构的高度抽象。指令集可分为复杂指令集(CpmplexInstructionSetComputer，CISC)和精简指令集(ReducedInstructionSetComputer，RISC)。复杂指令集在实现高性能计算方面具有很大的优势，但是指令数量庞大导致处理器电路资源消耗较大，不利于FPGA实现。精简指令集由于保留了最基本最必要的指令，电路实现资源消耗少，因此被广泛应用于FPGA片上处理器软核的设计。目前ARM公司凭借其成熟的产品和已形成的专利壁垒，垄断了精简指令集市场，高昂的授权费限制了计算机体系结构的研究和发展。近几年，开源精简指令集RISC-V的兴起有望打破这种专利壁垒。RISC-V架构深度优化和指令集可扩展的优点非常适合用来进行FPGA片上处理器软核的开发，其良好的生态环境推动了处理器软核的可持续发展。目前虽然有大量的RISC-V处理器落地，但是应用于FPGA的RISC-V处理器软核不多且性能不高，因此高性能设计也成为基于RISC-V架构的FPGA片上处理器软核设计过程中的关键。　　本文通过分析影响处理器性能的因素，针对处理器软核微架构和RISC-V指令集提出优化方案，实现了一个基于RISC-V架构的FPGA片上处理器软核，主要研究内容如下:　　(1)实现了一种基于32位RISC-V基础指令集和乘法/除法指令集(RV32IM)的4～5级变流水线结构的处理器软核。通过分层译码结合独热码编码的方法降低资源消耗的同时提高电路工作频率，通过优化执行阶段选择电路和缩短乘法器关键路径来提高电路工作频率，通过减少访存指令流水线暂停周期和多周期指令(除法)执行周期来降低指令执行时间。相较于商用处理器软核(MicroBlaze)，本文提出的处理器软核性能提高了144％，功耗降低了30％，性能资源消耗比提升了95％，性能功耗比提升了295％。相较于高性能处理器软核Taiga和通用处理器软核VexRiscv，本文提出的处理器软核的性能、功耗、性能资源消耗比和性能功耗比均处于最优水平。　　(2)提出了一种基于RISC-V的指令集扩展方法，并设计了一种基于RISC-V的CORDIC扩展指令集，可减少三角函数及双曲函数计算所需的指令数量。通过独热码编码和复用处理器算术逻辑单元的方法减少了逻辑资源的消耗，通过预存特殊角度结果的方法减少了计算时间，通过优化选择电路的方法来提高电路工作频率。相较于使用基础处理器指令计算的方法，指令数量压缩了97％，计算时间减少了43％;相较于传统CORDIC电路进行计算的方法，寄存器资源减少了79％，工作频率提升了65％，计算时间减少了39％。　　(3)搭建了一种基于RISC-V处理器的验证平台，通过定向指令测试、随机指令测试和具体应用电路功能测试的方法对提出的处理器软核进行验证。通过riscv-compliance测试集产生定向指令的方法对处理器软核进行RV32IM和CORDIC指令集的功能兼容性测试。通过riscv-torture随机指令生成器产生随机指令的方法来模拟处理器丰富的应用场景的同时，可大幅减少随机指令的生成时间，相较于riscv-dv随机指令生成器，指令生成时间减少了67％。在AX7020平台上，将处理器软核应用于具体电路，验证了处理器软核在实际应用中的功能正确性。

关键词：片上处理器现场可编程门阵列软核设计微架构扩展指令集

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DDS原理分析及软核设计

DDS原理分析及软核设计

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作者：阮园东南大学

学位级别：硕士

频率合成技术是现代通信系统的重要组成部分，直接式数字频率合成（Direct Digital Frequency synthesis，DDS）是一种使用数字数据处理方法参考固定频率精准时钟源产生一个输出频率、相位可调制信号的技术，它是继直接频率合成(DS)和... 详细信息

频率合成技术是现代通信系统的重要组成部分，直接式数字频率合成（Direct Digital Frequency synthesis，DDS）是一种使用数字数据处理方法参考固定频率精准时钟源产生一个输出频率、相位可调制信号的技术，它是继直接频率合成(DS)和间接频率合成(IS)之后的第三代频率合成技术。因其具有频率分辨率高、频率切换时间短、相位噪声低、相位变换连续等独特的优点而被广泛应用于雷达通信等领域，而目前DDS芯片中相关核心技术被国外一些公司垄断，因此研究自主知识产权的DDS芯片具有广阔的市场前景和应用价值。IP核复用技术为SoC设计的一个捷径，作为我国通信SoC中不可或缺的频率合成模块（特别是高精度、高速DDS模块）的IP核开发势在必行。\n 坐标旋转数字计算算法(Coordinate Rotation Digital Computer algorithm，CORDIC算法)，是用于实现二维向量在直角坐标、圆坐标和椭圆坐标系统中旋转计算的一种迭代计算方法。CORDIC算法可以作为一个正余弦发生器广泛应用于直接数字频率合成器领域。由于CORDIC迭代中下一次旋转的方向，必须由上一次迭代的结果来计算判断，迭代计算必须按序一步步执行，从而限制了CORDIC处理器的计算速度和吞吐量。故它不是一个完美的旋转。\n 以某研究所的科研项目“专用DDS芯片研究”为依托，通过分析目前国外主流DDS芯片的设计思想，针对具体应用场合，在传统的直接数字频率合成器结构基础上，对CORDIC改进算法进行研究，设计实现了一个DDS内核的软核。改进算法在保持原算法优势的前提下对算法进行优化设计。研究实现了在允许的误差范围内降低了迭代次数的目的。基于改进的混合CORDIC算法设计了直接数字频率合成器，其相位幅度转换功能由混合CORDIC处理器来完成，相位累加器采用超前进位加法流水线结构，减少了电路延迟，基于CORDIC算法的旋转采用流水线结构提高了处理器的运行速度。\n 该DDS软核的频率切换时间为10ns、频率控制字为48位、相位控制字为14位、幅度控制字为12位、频率分辨率高达3.55×10-7Hz、相位分辨率为2π/214、同时还可以实现信号的频率调制、相位调制和幅度调制功能，在中芯国际SMIC0.35um标准单元工艺库下进行逻辑综合，结果表明所设计的DDS能够在300MHz时钟频率下工作，综合后的面积约为3.2mm×1.8mm（芯片面积4.28mm×4.36mm），门数约为11万门左右。与采用一般超前进位加法器实现累加器和ROM实现的相位幅度转换器的某款系统架构相似高速直接数字频率合成器产品相比，系统时钟可提高100MHz，面积节省了约13%，实现了研究目标。

关键词：数字频率合成工作原理相幅转换器 DDS芯片软核设计 CORDIC算法

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基于国际标准IEC61496-1/2(Type 4)安全光幕的软核设计

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锻压装备与制造技术 2015年第6期50卷 83-85页

作者：王学军邵光存李英杰韩长伟王辉邵学涛济宁科力光电产业有限责任公司山东济宁272000

随着国家对安全生产的日益重视,安全光幕标准提高到国际最高标准IEC61496-1/2。不同于国外品牌使用高性能专用CPU设计安全光幕,本文采用通用FPGA设计开发一种拥有自主产权的软核,采用两个FPGA实现独立的双通道系统,具备软件开发的方便... 详细信息

随着国家对安全生产的日益重视,安全光幕标准提高到国际最高标准IEC61496-1/2。不同于国外品牌使用高性能专用CPU设计安全光幕,本文采用通用FPGA设计开发一种拥有自主产权的软核,采用两个FPGA实现独立的双通道系统,具备软件开发的方便性和硬件电路的安全性。采用本软核设计的安全四级光幕,已获得德国TUV的功能安全四级认证,打破国外安全光幕在高端市场的垄断,提升民族品牌的影响力,促进我国功能安全事业的发展。

关键词：安全光幕软核设计 IEC61496 双通道系统功能安全

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JTAG指令处理器IP软核设计

JTAG指令处理器IP软核设计

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2011云计算与信息技术应用学术会议

作者：董承何朝军吕彩霞北京交通大学电子信息工程学院北京 100044 北京联合大学信息学院北京 100101

边界扫描技术是一种应用于数字集成电路器件的标准化可测试性设计方法，它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案，极大地方便了系统电路的测试。自从1990年2月JTAG与IEEE标准化委员会合作提出了“标准测... 详细信息

边界扫描技术是一种应用于数字集成电路器件的标准化可测试性设计方法，它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案，极大地方便了系统电路的测试。自从1990年2月JTAG与IEEE标准化委员会合作提出了“标准测试访问通道与边界扫描结构”的IEEE1149．1-1990标准以后，边界扫描技术得到了迅速发展和应用。JTAG指令处理器是边界扫描电路的核心部件，在对TAP控制器的仿真验证同时，讨论JTAG相关指令与边界扫描测试方式。

关键词： JTAG技术控制器边界扫描技术软核设计

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基于国际标准IEC61496-1/2 (Type 4)安全光幕的软核设计

基于国际标准IEC61496-1/2 (Type 4)安全光幕的软核设计

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光纤和光电子传感器及其安全应用国际会议(OFSIS2015)

作者：邵光存李海明韩长伟王辉王胜滔马玉慧济宁科力光电产业有限责任公司

随着国家对安全生产的日益重视,安全光幕标准提高到国际最高标准IEC61496-1/2.不同于国外品牌使用高性能专用CPU设计安全光幕,本文采用通用FPGA设计开发一种拥有自主产权的软核,采用两个FPGA实现独立的双通道系统,具备软件开发的方便性... 详细信息

随着国家对安全生产的日益重视,安全光幕标准提高到国际最高标准IEC61496-1/2.不同于国外品牌使用高性能专用CPU设计安全光幕,本文采用通用FPGA设计开发一种拥有自主产权的软核,采用两个FPGA实现独立的双通道系统,具备软件开发的方便性和硬件电路的安全性.采用本软核设计的安全四级光幕,已获得德国TUV的功能安全四级认证,打破国外安全光幕在高端市场的垄断,提升民族品牌的影响力,促进我国功能安全事业的发展.

关键词：安全光幕软核设计双通道系统功能安全

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可编程芯片中双倍速率高速收发物理接口及软核的设计研究

可编程芯片中双倍速率高速收发物理接口及软核的设计研究

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作者：张丹丹中国科学院大学

学位级别：博士

FPGA以其设计灵活性高、开发周期短、成本低等优点得到了广泛应用，而片外存储器在复杂的、高性能的庞大系统设计中也扮演着越来越重要的角色，同时，FPGA与片外存储器的数据交互也越来越频繁，对速度的要求也随之提高。本文对FPGA中DD... 详细信息

FPGA以其设计灵活性高、开发周期短、成本低等优点得到了广泛应用，而片外存储器在复杂的、高性能的庞大系统设计中也扮演着越来越重要的角色，同时，FPGA与片外存储器的数据交互也越来越频繁，对速度的要求也随之提高。本文对FPGA中DDR高速收发接口系统的设计与实现进行了研究，具体内容如下:\n 1)论文研究了DDR SDRAM的结构、特性和工作原理，分析了DDR SDRAM的主要命令和时序，设计实现了支持DDR接口协议的控制器软核，其双边沿采样数据路径采用FPGA内部逻辑资源进行实现，该DDR SDRAM控制器适用于不具有专用DDR数据路径的FPGA。\n 2)设计了一种可用于产生精调控制码的高精度TDC，用于加快延时锁定环路的精调锁定进程。同时，设计和实现了一款快速锁定的闭环延时锁定环路，在粗调TDC快速产生粗调控制码的基础上，采用高精度的精调TDC在两个时钟周期内产生精调控制码，加快了整个DLL的锁定进程。测试结果表明:改进型DLL的锁定时间仅为8个输入参考时钟周期，与前人的闭环DLL相比，锁定时间缩短了80％到96％。本文提出的改进型快速锁定DLL的工作频率范围是80MHz到450MHz，均方抖动和峰-峰抖动在工作频率为180MHz下的测试结果分别为2.3ps和10ps。\n 3)设计和实现了一款相位与精度可重构的多种工作模式的DLL，通过减少相位输出数目来减小静态相位误差。该DLL可提供三种工作模式，扩大了应用范围。测试结果表明:在200MHz的工作频率下，多模式DLL在工作模式mode1、mode2和mode3下的静态相位误差分别是-18.2ps、11.8ps和-6.44ps。mode3下静态相位差相比mode1的提高了75％，与前人相比提高了56.2％到87.1％。在三种工作模式mode1、mode2和mode3下的均方抖动和峰-峰抖动分别是2.0ps、2.2ps、2.1ps和10ps、9.3ps、10ps。

关键词：现场可编程门阵列双倍数据速率延时锁定环路软核设计片外存储器物理接口

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可重用设计技术的研究——MCU和DSP软核的设计

可重用设计技术的研究——MCU和DSP软核的设计

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作者：张旺根浙江大学

学位级别：硕士

该文主要进行了4位MCU(Micro Controller Unit)软核和16位 Dsp (Digital SignalProcessor)软核的设计工作. 作为一种嵌入式器件,MCU已经被广泛地应用于工业控制、通信终端、智能仪表和各种消费类电子产品中.该文设计的MCU软核是一个内嵌... 详细信息

该文主要进行了4位MCU(Micro Controller Unit)软核和16位 Dsp (Digital SignalProcessor)软核的设计工作. 作为一种嵌入式器件,MCU已经被广泛地应用于工业控制、通信终端、智能仪表和各种消费类电子产品中.该文设计的MCU软核是一个内嵌LCD驱动器的4位的微控制器.具有较强的控制功能和一定的运算能力.特别适合于显示控制. DSP是指面向信号处理任务的实时处理应用而设计的一类特殊的微处理器芯片.为了满足应用要求 ,DSP在结构上与常规的微处理器有很大的不同,它在实现各种信号处理任务和其他的计算密集型任务时,比常规的处理器的性能要求高得多.该文介绍了一种DSP软核的设计.重点分析了DSP的结构特征,对流水线和各功能单元的设计和优化措施进行了较为深入的研究.

关键词：可重用设计 MCU DSP 软核设计

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