检索结果-内蒙古大学图书馆

作者：刘嘉豪国防科技大学

学位级别：硕士

由于SRv6技术具有流量控制能力强、可编程性高的优点,当前正在被广泛的使用到进行网络管理、实现流量工程中。随着IETF标准化进程的推进,SRv6技术的功能也越来越丰富和完善,可以预见,SRv6转发是未来的发展趋势。为了与快速发展的SRv6新... 详细信息

由于SRv6技术具有流量控制能力强、可编程性高的优点,当前正在被广泛的使用到进行网络管理、实现流量工程中。随着IETF标准化进程的推进,SRv6技术的功能也越来越丰富和完善,可以预见,SRv6转发是未来的发展趋势。为了与快速发展的SRv6新技术匹配,目前通常采用软件实现SRv6转发,保证对新扩展的转发行为的支持。然而SRv6转发过程中存在多次的查表、匹配、修改报文头等操作,基于软件实现SRv6转发会产生较大的性能瓶颈,影响转发质量。本文针对以上问题,对软硬件协同处理的SFA(SRv6 Forwarding Accelerating)体系架构展开研究,主要工作与创新点包括:1.提出了一种能够实现高性能SRv6转发处理的体系架构——SFA。将SRv6数据包转发处理流程进行解耦,将I/O密集的工作卸载到硬件中,在软件中处理状态管理、路径决策等工作,采用软硬件协同处理的方式提高SRv6转发性能,使该架构具有强大的灵活性和可扩展性。2.将硬件流水线解耦为定制功能流水线与快速转发流水线,进行不同的处理,支持结构化SID的扩展,使架构兼具高性能和灵活性。并且根据SRv6转发中不同转发指令,针对SFA架构设计了对应的SRv6转发表和处理流程,支持多种不同的转发行为,提高了模型的网络编程能力,有效提高了SFA架构的整体处理性能。3.基于银河衡芯NP平台实现了软硬件协同处理的SFA架构的系统原型,并对系统原型进行功能性测试和性能测试。实验结果表明,SFA架构能够基于SRv6实现网络流量工程,SRv6端到端传输的吞吐量,能够支持转发行为的扩展,具有强大的网络编程和控制能力。综上所述,为了解决目前SRv6转发过程中存在的不足,本文提出了软硬件协同处理的SRv6转发实现架构——SFA。该架构通过软硬件协同处理的方式,将SRv6转发过程中的工作分配到软件和硬件中,并采用双硬件流水线的架构实现模型,有效提高了SRv6端到端传输的吞吐量。

关键词： SRv6转发 SFA 双硬件流水线架构软硬件协同

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FPGA软硬件协同处理实时图像处理系统

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光电工程 2012年第10期39卷 143-150页

作者：沈淦松叶玉堂刘霖刘娟秀电子科技大学光电信息学院成都610054

基于PC机图像处理系统实时性不强,DSP+FPGA图像处理系统的成本高、资源利用率低,单纯使用FPGA硬件实现的图像算法类型较为单一,针对这一系列问题,提出了一种基于FPGA软硬件协同处理的实时图像处理系统。采用一片FPGA芯片作为系统的核心... 详细信息

基于PC机图像处理系统实时性不强,DSP+FPGA图像处理系统的成本高、资源利用率低,单纯使用FPGA硬件实现的图像算法类型较为单一,针对这一系列问题,提出了一种基于FPGA软硬件协同处理的实时图像处理系统。采用一片FPGA芯片作为系统的核心,利用CCD相机等采集图像,通过SSRAM将图像缓存,以SOPC为控制核心,协调软硬件共同进行图像处理。易于使用硬件实现的图像处理模块(如滤波、形态学算法、图像校正、边缘检测等)均使用Verilog HDL语言实现,通过SOPC控制这些图像处理模块,实现相应的图像处理功能;而硬件难于实现的部分(如流程控制、复杂的分支判断)则使用SOPC中的CPU来实现。实验表明,系统实时性强、图像处理速度快、可进行复杂图像算法的运算,同时具有设计简单、应用灵活、成本低的特点。

关键词：图像处理软硬件协同 SOPC

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软硬件协同的MPEG-4视频解码器设计与实现

软硬件协同的MPEG-4视频解码器设计与实现

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作者：郑思上海交通大学

学位级别：硕士

音视频多媒体技术以最直观的方式表达信息,给人们带来了丰富的信息和多彩的娱乐感受。在多媒体设备中,MPEG-4标准因其编码方式先进,压缩效率高,错误控制机制可靠而被普遍采用。视频解码是其中最重要、最复杂的技术。视频解码器的主流方... 详细信息

音视频多媒体技术以最直观的方式表达信息,给人们带来了丰富的信息和多彩的娱乐感受。在多媒体设备中,MPEG-4标准因其编码方式先进,压缩效率高,错误控制机制可靠而被普遍采用。视频解码是其中最重要、最复杂的技术。视频解码器的主流方案包括纯软件解码方案和纯硬件(ASIC)的解码方案两种。这两种方案有各自的优点和缺点。纯软件解码方案的主要优点是灵活,易于开发和调整更新。主要缺点是解码效率低,功耗大。ASIC方案的优点是集成度高,功耗小,可靠性高,运算速度快。其缺点在于,开发难度大,周期长,灵活性差。针对MPEG-4视频解码器,综合软件方案和硬件方案的长处,本设计采用软硬件协同的解决方案,即CPU配合硬件加速器的形式。这个方案将整个解码过程进行合理划分,将运算比较集中的部分用硬件加速器方式实现,而运算量较小、控制复杂的部分用软件实现。采用软硬件协同的设计方法可以较好的兼顾解码速度、功耗、灵活性、成本以及开发周期的要求。通过分析MPEG-4视频解码的原理和流程,在开源解码软件XVID的基础上,本文首先根据软件计算量统计的结果,确定了软硬件划分方案,将占整体计算量74%以上的IDCT、帧间运动补偿、反量化三部分划入硬件加速器。设计了系统的四级流水机制。接下来,给出了各个模块的详细设计。包括主控电路、反量化模块、反离散余弦变换(IDCT)模块和运动补偿模块。根据标准规定的算法结合实际情况做出优化,力争提高效率的同时节约资源的使用。实现了软硬件协同,在XVID的基础上,修改其中涉及到硬件加速器的软件代码,使之与硬件加速器协同工作。硬件加速器用Verilog HDL硬件描述语言完成开发,结果证明,本设计达到了设计要求。在CPU工作频率200 MHz、硬件加速器工作频率50 MHz、软硬件协同工作下,解码性能相对纯软件大约提高了3至5倍左右,能够满足CIF分辨率实时视频播放的要求。

关键词： MPEG-4 视频解码器软硬件协同

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兼容Mifare1功能的CPU卡芯片软硬件协同设计

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固体电子学研究与进展 2015年第5期35卷 478-485页

作者：李鹏飞谢雪松万培元靳佳伟栗明史岩马威薛宝华北京工业大学北京市嵌入式系统重点实验室北京100124 北京市公安局公安交通管理局北京100034

在研究非接触式IC卡标准ISO/IEC 14443以及M1卡技术规范的基础上,通过对CPU卡芯片以及通用M1卡的测试与研究,提出了软件模拟M1卡的方案,在CPU卡基础上实现M1卡功能。针对纯软件实现方案的不足,提出软硬件协同的方案,用加解密运算和数据... 详细信息

在研究非接触式IC卡标准ISO/IEC 14443以及M1卡技术规范的基础上,通过对CPU卡芯片以及通用M1卡的测试与研究,提出了软件模拟M1卡的方案,在CPU卡基础上实现M1卡功能。针对纯软件实现方案的不足,提出软硬件协同的方案,用加解密运算和数据位编解码同步进行的方式缩短交易时间,采用软硬件协同方式共同实现M1卡功能。

关键词： CPU卡 Mifare 1卡兼容软硬件协同

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软硬件协同设计方法及其划分算法的研究

软硬件协同设计方法及其划分算法的研究

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作者：汤磊南京邮电大学

学位级别：硕士

嵌入式系统是由软件模块和硬件模块组成，用来完成特定任务的专用系统。\n 随着嵌入式系统复杂程度不断提高，特别是集成电路设计进入SOC开发时代之后，传统开发方法已难以适应系统设计的需要。\n 同时嵌入式系统应用领域不断扩... 详细信息

嵌入式系统是由软件模块和硬件模块组成，用来完成特定任务的专用系统。\n 随着嵌入式系统复杂程度不断提高，特别是集成电路设计进入SOC开发时代之后，传统开发方法已难以适应系统设计的需要。\n 同时嵌入式系统应用领域不断扩大，嵌入式计算机系统设计方法的研究也发展到了新的阶段-软硬件协同设计的方法。\n 软硬件协同设计方法关注硬件开发与软件开发的协作性，可以有效地避免传统嵌入式系统设计方法所引发的一系列问题。\n 软硬件的划分是软硬件协同设计过程中的重要环节，它是在满足系统各项约束条件的前提下，为嵌入式系统各功能模块确定具体的实现方式，为系统提供最佳的软硬件折衷方案。\n 模拟退火算法的思想来源于固体的退火过程，论文中给出了一种基于模拟退火算法的软硬件划分算法，可以有效解决软硬件划分问题。此方法与传统划分算法相比具有收敛速度快的特点，能够很好地应用于嵌入式系统软硬件协同设计中的软硬件划分方法中。

关键词：软硬件协同划分算法集成电路开发设计

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软硬件协同优化的网络芯片设计平台

软硬件协同优化的网络芯片设计平台

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作者：陈家乐深圳大学

学位级别：硕士

网络芯片是一种专门针对网络应用设计的集成电路,它主要负责数据包的转发工作,广泛地应用在交换机、路由器或防火墙等网络设备中。搭载在网络芯片上的应用实现了多种服务,每个服务根据标准的互联网协议处理数据包,以决定每个数据包的路... 详细信息

网络芯片是一种专门针对网络应用设计的集成电路,它主要负责数据包的转发工作,广泛地应用在交换机、路由器或防火墙等网络设备中。搭载在网络芯片上的应用实现了多种服务,每个服务根据标准的互联网协议处理数据包,以决定每个数据包的路由。网络芯片的设计,即将网络应用映射到网络芯片的物理资源中,实现最优的转发时延和芯片面积,同时满足业务依赖和硬件约束,本质是一个带有约束条件的组合优化问题。目前的解决方案依赖于芯片设计师和产品工程师的专业知识和经验,通过人力的方式在巨大的设计空间探索解决方案。这样不仅需要耗费大量的人力和精力进行试错循环,以找到一个可行的解决方案。同时,由于迭代周期长且灵活性差,无法获得高质量的设计方案来提高产品竞争力。在本文中,为了降低网络芯片设计时的复杂度,并提高产品竞争力,我们实现了一种基于软硬件协同优化的网络芯片设计平台,称为SPOT(Switching Pipeline design Optimization Technique)。我们的主要贡献如下: (1)设计并实现了网络芯片领域的设计优化平台。通过集成高级的软硬件描述规范、设计空间探索算法和芯片性能仿真的能力实现自上而下的芯片设计。在SPOT的帮助下,产品工程师可以在数秒内验证网络服务的可行性及其对应的性能数据。芯片设计人员可以通过分析映射结果和性能数据的反馈来改进设计方案,包括重组网络应用模型中的数据流,调整转发流水线中的资源或修改映射方案。不仅如此,芯片设计师还能够快速的获得最佳的芯片设计方案,这显著的缩短了芯片的上市时间,并帮助设计者找到最具有竞争力的PPA指标。据我们详尽的调研,本文是网络芯片设计优化平台的最新研究。 (2)设计并实现了高级的软硬件描述规范。SPOT的输入并不是具体的网络应用程序代码,而是高级的软硬件规范描述文件。它的内容包括网络应用的数据流信息和网络芯片的资源约束。SPOT通过软硬件规范文件自动化构建成DAG图,从而将芯片的设计问题抽象为软硬件DAG图中的节点之间的映射问题。这样的高级的规范描述文件能够提升SPOT平台的通用性,同时也可以帮助客户节省开发应用的成本,在设计过程快速获得流水线的资源规划和性能评估结果。 (3)设计并实现了高效的设计空间探索算法。为了能够在合理的时间范围内获得高质量的网络芯片设计方案,我们实现了三个设计空间探索算法:依赖感知的贪心算法、基于数据控制流的多目标禁忌搜索算法MOTS和快速非支配排序遗传算法NSGA-II。由于来自软硬件的约束条件高度限制了设计空间,导致可行解十分稀疏。传统的通过随机获取初始解的方式在当前问题场景中不适用。因此,实现了依赖感知的贪心算法用于快速获得一个可行解,作为后续元启发式搜索算法(MOTS或NSGA-II)的输入,进一步探索设计空间获得帕累托解。这样,吸收了两种算法的优势,能够在合理的时间内获得最优解。我们将SPOT在三个真实的工业级网络应用上进行实验。与专家设计师准备的设计解相比,实验结果表明,SPOT获得的最优解的转发时延平均缩短20.03%,芯片面积平均缩小4.55%;同时,功耗平均降低了23.72%。对于硬实时场景,最长的服务时延会对整个应用的响应时间产生重要影响。SPOT将最坏情况下的服务时延平均降低了12.65%。在实现上述改进的同时,SPOT成功的将网络芯片设计的时间复杂度从O(days)下降到O(minutes),下降了两个数量级。这一改进大大提升了芯片的设计效率。目前,SPOT已经成功的应用到了真实的网络芯片设计中,证明了它在芯片设计领域的巨大潜力。

关键词：网络芯片软硬件协同设计空间探索设计优化平台

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软硬件协同的异构神经网络加速器研究

软硬件协同的异构神经网络加速器研究

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作者：李松松中国科学技术大学

学位级别：硕士

近年来,随着脑神经科学的研究不断深入,以神经网络为代表的深度学习应用在学术界、工业界获得了广泛的关注。神经网络总的来说包含两类,即人工神经网络和脉冲神经网络。人工神经网络以其强大计算力在识别能力上见长。而脉冲神经网络则... 详细信息

近年来,随着脑神经科学的研究不断深入,以神经网络为代表的深度学习应用在学术界、工业界获得了广泛的关注。神经网络总的来说包含两类,即人工神经网络和脉冲神经网络。人工神经网络以其强大计算力在识别能力上见长。而脉冲神经网络则在认知能力、决策能力方面见长。两类神经网络中都包含大量并行性操作,而传统的通用处理平台难以充分捕获其中的并行性。因此,这几年神经网络加速硬件呈爆发式发展。目前,主流的神经网络加速器普遍存在两方面问题:1.仅支持特定类型的神经网络,缺乏对两类神经网络的共同支撑。然而在现实情况中,以脉冲神经网络进行决策来降低计算功耗,以人工神经网络执行特定任务来提升准确度是较为完美的搭配。异构神经网络加速器一方面能够满足真实的场景需求,另一方面能够促进两类神经网络交叉领域研究。2.过多关注所能实现的功能完备性,在软件层面对神经网络的优化较少。而针对算法的优化能够以微小代价换取大幅计算量的降低,这显然更有利于硬件加速器性能的提升。为解决上述问题,本文采用软硬件协同的方式,探讨研究了异构神经网络加速器的设计方案。本文的主要贡献点如下:1.在软件层次对人工神经网络和脉冲神经网络进行统一抽象,阐明了高效实现异构神经网络的最小硬件集合。2.针对脉冲神经网络提出一种近似计算方法,三组实验证明该近似计算方法可以保证在模型精度轻微损失的情况下,大幅降低脉冲神经网络的计算量。3.设计了一款异构神经网络加速器核,该加速器核可以同时实现对两类神经网络以及脉冲神经网络近似计算过程的支持。同时给出了一种将加速器核拓展为多核的设计方案。4.基于ZCU 102 FPGA平台实例化了一款异构神经网络加速器GNU,并在其上运行了 3种网络应用。结果显示相较于以往的一些加速器工作,GNU在相同的任务中可以实现更高的吞吐率。

关键词：脉冲和人工神经网络软硬件协同统一抽象近似计算异构神经网络加速器

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一种基于软硬件协同的程序安全关键数据动态保护机制

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计算机工程与科学 2016年第2期38卷 249-254页

作者：岳虹王蕾邓宇刘磊 61070部队国防科学技术大学计算机学院信息保障技术重点实验室

针对内存和片外总线可能遭受的物理攻击,为保护内存数据安全,提出了一种基于软硬件协同的程序安全关键数据动态保护机制,提取用户定义的安全关键数据放置于安全区域,并且采用动态完整性验证的方式来判断其是否遭到篡改。与传统的程序内... 详细信息

针对内存和片外总线可能遭受的物理攻击,为保护内存数据安全,提出了一种基于软硬件协同的程序安全关键数据动态保护机制,提取用户定义的安全关键数据放置于安全区域,并且采用动态完整性验证的方式来判断其是否遭到篡改。与传统的程序内存数据保护机制相比,该机制具备能够预防基于硬件及软件的攻击、节约片上和片外存储空间、完整性运算量小、安全效能高等优点。

关键词：程序安全关键数据软硬件协同动态保护

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抗内存位翻转的软硬件协同检错纠错方法

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武汉大学学报（理学版） 2009年第1期55卷 35-40页

作者：黄江洪向阳霞章立生谢应科韩承德中国科学院计算技术研究所北京100190 中国科学院研究生院北京100049 装甲兵工程学院信息工程系北京100072

针对硬件实现的纠1位错检2位错(SEC-DED)的编码用于内存的保护时纠错能力有限的问题,提出了一种软硬件协同的检错纠错(EDAC)编码方法.在硬件对水平方向的每个字进行SEC-DED编码的基础上,该方法在软件上对垂直方向的每个位片进行奇偶编码... 详细信息

针对硬件实现的纠1位错检2位错(SEC-DED)的编码用于内存的保护时纠错能力有限的问题,提出了一种软硬件协同的检错纠错(EDAC)编码方法.在硬件对水平方向的每个字进行SEC-DED编码的基础上,该方法在软件上对垂直方向的每个位片进行奇偶编码,并通过软硬件协同的方式来发现并纠正内存位翻转错误.相对于纯硬件的EDAC方法而言,该方法能纠正更多的内存位翻转错误,并且无需增加硬件资源开销.理论分析和实验结果表明,内存在软硬件协同EDAC保护下的可靠性比在纯硬件EDAC保护下的可靠性具有一定程度的提高.

关键词：检错纠错软硬件协同位翻转可靠性

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基于软硬件协同的细粒度安全域隔离机制

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高技术通讯 2024年第1期34卷 33-45页

作者：李亚伟章隆兵王剑计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

基于内存篡改的攻击能够恶意地修改程序执行环境的关键数据,给程序提供一个安全可信的执行环境是抑制恶意软件的有效手段。本文提出了一种基于软硬件协同的解决方案,能够以函数调用为粒度,为程序执行提供相对隔离的安全执行环境。为了... 详细信息

基于内存篡改的攻击能够恶意地修改程序执行环境的关键数据,给程序提供一个安全可信的执行环境是抑制恶意软件的有效手段。本文提出了一种基于软硬件协同的解决方案,能够以函数调用为粒度,为程序执行提供相对隔离的安全执行环境。为了配合软件,在底层提供了2大硬件支撑:load/store指令在访存时都要进行地址检查,同时也设置了访问属性;在硬件页表上增加了函数调用隔离域(CFID),在TLB转换时进行安全隔离的检查。提供了2种不同场合的数据共享访问策略,在GEM5上实现了原型系统,通过运行安全测试集,能够有效地隔离非安全环境。相比于虚拟机和特权级切换的方法,本文的硬件实现几乎没有切换损耗。在SPEC CPU 2006的测试集中,本文提出的硬件隔离机制总体性能损耗低于3%。

关键词：细粒度隔离执行硬件安全软硬件协同

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