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AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

2 篇 学位论文

馆藏范围

2 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

2 篇 工学
- 2 篇 电子科学与技术（可...

主题

2 篇 连线资源测试
1 篇 扫描链设计
1 篇 现场可编程门阵列
1 篇 边界扫描
1 篇 故障覆盖率评估
1 篇 sopc
1 篇 逻辑资源测试
1 篇 fpga
1 篇 配置

机构

1 篇 中国科学院研究生...
1 篇 电子科技大学

作者

1 篇 南紫媛
1 篇 周发标

语言

2 篇 中文

检索条件"主题词=连线资源测试"

共 2 条记录，以下是1-10 订阅

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详细简洁

排序：

SoC型FPGA连线资源测试方案设计与实现

SoC型FPGA连线资源测试方案设计与实现

引用

作者：南紫媛电子科技大学

学位级别：硕士

在芯片集成度越来越高的趋势下,FPGA公司开始为芯片嵌入处理器系统,So C型FPGA正是这一趋势下诞生的芯片产品。So C型FPGA又称SOPC(Systemon-a-Programmable-Chip),即可编程片上系统。通常FPGA在测试过程中必须先配置成特定功能再进行... 详细信息

在芯片集成度越来越高的趋势下,FPGA公司开始为芯片嵌入处理器系统,So C型FPGA正是这一趋势下诞生的芯片产品。So C型FPGA又称SOPC(Systemon-a-Programmable-Chip),即可编程片上系统。通常FPGA在测试过程中必须先配置成特定功能再进行功能和参数测试,因此FPGA在测试时必须能够快速进行配置码流加载。而So C型FPGA为了在处理器系统启动的同时就将FPGA部分配置完成,比起传统FPGA取消了常用于配置测试码的Select Map接口,采用了存储器接口配置的码流加载方式,对测试而言启动和配置同时进行效率过低,无法达到测试要求,这成为了So C型FPGA测试中的关键性问题。为解决上述问题,本课题选取主流SOPC芯片(Zynq-7000/XC7Z045)进行测试方案设计和验证。Zynq-7000系列的芯片将ARM公司的Cortex-A9双核处理器系统(Processing System,PS)嵌入赛灵思可编程逻辑(Programmable Logic,PL)系统中。本课题主要对SOPC的FPGA部分,即PL部分的连线资源和部分常规电参数进行测试。为实现So C型FPGA连线资源的测试,本课题主要做了以下研究:(1)对So C型FPGA的体系架构和配置方法进行研究,并参考传统FPGA的测试方法,设计针对So C型FPGA的码流加载方案。(2)研究FPGA连线资源的结构和测试方法,针对Zynq7000芯片的金属连线资源的结构,设计配置次数较少、覆盖率较高的确定性连线资源测试方法。(3)优化测试流程,形成So C型FPGA的测试方案。最终通过对XC7Z045启动程序的开发,成功实现芯片通过ATE选择SD Card中的配置码流进行加载,以及二倍线和四倍线遍历测试和部分常规电参数测试。得出了具体的测试数据,并对测试时间和二倍线与四倍线的覆盖率进行分析,验证了测试方案的可行性和有效性,形成了So C型FPGA连线资源的测试方案。

关键词： SOPC FPGA 配置连线资源测试

来源：评论

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现场可编程门阵列（FPGA）关键测试技术研究

现场可编程门阵列（FPGA）关键测试技术研究

引用

作者：周发标中国科学院研究生院

学位级别：博士

现场可编程门阵列(Field Programmable Gate Arrays,FPGAs)是一种大规模可编程器件,广泛应用于无线通信、消费电子、高性能运算等诸多领域。随着半导体技术的发展,FPGA芯片的集成度和复杂性迅速提高,发生故障概率增大,FPGA测试面临着巨... 详细信息

现场可编程门阵列(Field Programmable Gate Arrays,FPGAs)是一种大规模可编程器件,广泛应用于无线通信、消费电子、高性能运算等诸多领域。随着半导体技术的发展,FPGA芯片的集成度和复杂性迅速提高,发生故障概率增大,FPGA测试面临着巨大的挑战,本论文致力于FPGA测试相关技术的研究。\n 测试配置开发是FPGA测试中的重要环节之一。针对FPGA测试配置完备性的分析评价,本论文提出了一种基于配置词典的FPGA测试配置分析评价方法。相比于故障仿真的方法,该方法无需故障仿真就能准确评价测试配置的完备性,时间复杂度从O(kpn2)减少到O(kn),运行时间从数百小时缩短到几分钟,且独立于FPGA的阵列规模,同时提出的方法可以报告测试配置所有可测和不可测的FPGA资源,便于改进测试配置质量。\n 扫描设计是重要的可测性设计方法之一。针对FPGA芯核中的扫描链设计,本论文提出了一种可配置的FPGA;芯核扫描链设计,可以通过修改配置调整扫描链的构成。与当前FPGA中的扫描链设计相比,可配置的扫描设计更加灵活,能够处理多寄存器故障的情况,且当芯片中有寄存器故障时,可以通过修改配置将故障寄存器旁路掉,继续用于芯片的测试。\n 基于FPGA芯核中的扫描链设计,论文中提出了一种模板化的扫描测试方法。模板化的扫描测试方法,利用板内的扫描寄存器作为测试的可观测点或同时作为可控制点及可观测点,降低了对连线资源的需求,可以实现所有模板的并行测试,从而减少了需要的测试配置次数。同时该方法只需开发针对单个模板的扫描测试配置,就可以扩展到整个FPGA中,降低了测试配置的开发难度。\n 基于提出的模板化扫描测试方法,论文中详细描述了FPGA中可编程逻辑资源、可编程连线资源的模板化扫描测试过程。与当前BIST方法相比,前者需要2到3个测试阶段完成所有模块的测试,本文方法只需要一个测试阶段就可以实现所有模块的并行测试,且能在故障测试的同时,完成对故障模板的定位,所需测试配置数目减少了,50%以上。\n 边界扫描技术是一种应用于数字集成电路器件的标准化可测性设计方法,它提供了对电路板上元件的功能、互连进行测试的一种新方案,极大的方便了系统电路的测试。本论文研究了FPGA中的边界扫描寄存器链设计,提出了一种可配置的边界扫描寄存器链设计方案,可以根据FPGA的应用,通过修改配置调整边界扫描寄存器链的构成。与当前FPGA的边界扫描设计相比,它能够有效缩短边界扫描寄存器链的长度(至少减少1/3),提高边界扫描测试的速度。

关键词：现场可编程门阵列扫描链设计故障覆盖率评估逻辑资源测试连线资源测试边界扫描

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