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湖南大学学报（自然科学版） 2023年第2期50卷 129-137页

作者：叶茂楚银英赵毅强天津大学微电子学院天津300072 天津大学天津市成像与感知微电子技术重点实验室天津300072

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求,设计了一款低功耗逐次逼近型(SAR)模数转换器(ADC).电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗,并使用了分段电容阵列,在进一步降低切换功耗的同时,还缩减了... 详细信息

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求,设计了一款低功耗逐次逼近型(SAR)模数转换器(ADC).电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗,并使用了分段电容阵列,在进一步降低切换功耗的同时,还缩减了整体电路的面积开销.此外,电路还设计了两级预放大器来降低动态比较器的噪声和失调,采用动态元件匹配技术(DEM)来提高ADC的线性度.在0.18μm 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制,芯片内核面积约630μm×575μm,在1.8 V的电源电压下功耗为25.7μW.流片测试结果显示:SAR ADC在250 kHz的采样率下以11 bit输出时,信噪失真比SNDR为65.0 dB,有效位数ENOB为10.51 bit.

关键词：逐次逼近型模数转换器 GND采样动态元件匹配

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一款12位5 kS/s逐次逼近型模数转换器的设计

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固体电子学研究与进展 2018年第1期38卷 75-79页

作者：王克柔洪志良复旦大学专用集成电路与系统国家重点实验室上海200120

提出了一种模拟域的前台校准技术,据此设计了一款12位精度的模数转换器(ADC)。芯片采用全定制叉指电容来实现电容阵列,并在TSMC 65nm工艺下进行了流片验证。芯片的内核面积仅为0.2 mm2,测试数据显示,在5kHz转换速率时信噪失真比(SNDR)为... 详细信息

提出了一种模拟域的前台校准技术,据此设计了一款12位精度的模数转换器(ADC)。芯片采用全定制叉指电容来实现电容阵列,并在TSMC 65nm工艺下进行了流片验证。芯片的内核面积仅为0.2 mm2,测试数据显示,在5kHz转换速率时信噪失真比(SNDR)为62dB,无杂散动态范围(SFDR)为76dB,在1.2V电源电压下功耗仅为112nW。

关键词：逐次逼近型模数转换器超低功耗设计模拟域前台校准

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高能效噪声整形逐次逼近型模数转换器关键技术研究

高能效噪声整形逐次逼近型模数转换器关键技术研究

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作者：易品筠国防科技大学

学位级别：博士

在过去的二十年间,性能稳步增长的模数转换器（Analog-to-Digital Converter,ADC）为信息通信技术的发展提供了优越的基础条件。随着物联网、无线通信和传感器为代表的低功耗智能应用蓬勃发展,传统的ADC架构难以同时满足更低功耗、更高... 详细信息

在过去的二十年间,性能稳步增长的模数转换器（Analog-to-Digital Converter,ADC）为信息通信技术的发展提供了优越的基础条件。随着物联网、无线通信和传感器为代表的低功耗智能应用蓬勃发展,传统的ADC架构难以同时满足更低功耗、更高速度、更高精度和更小面积的性能要求。集成电路制造工艺的持续迭代,使数字集成电路的性能得到飞跃发展,对模拟电路而言却遭受前所未有的挑战。晶体管本征增益和电路工作电压降低,使高性能模拟电路设计变得困难。尤其是传统的高精度ADC,增量累加型（Delta Sigma,?Σ）ADC和流水线（Pipeline）ADC,依赖高增益的运算放大器实现高精度。因此,围绕对工艺迭代友好、数字化程度高的新型混合架构ADC设计展开研究,对于克服先进工艺对模拟集成电路限制,推动高精度、低功耗的高能效ADC发展具有深远的学术意义和应用前景。逐次逼近寄存器型（Successive Approximation Register,SAR）ADC由于高度无源化和数字化的电路结构,从集成电路工艺迭代中受益颇多,在中速中精度应用领域具有很高能效和应用实力。然而,随着量化精度需求提高,SAR ADC电路的DAC电容阵列规模以指数曲线形式增长,比较器噪声和非线性失真超越量化噪声成为限制ADC精度提升的主要因素,其能效优势在高精度领域明显下降。新兴的噪声整形SAR ADC在传统SAR ADC的基础上融合了?ΣADC的噪声整形架构,是一种兼备低功耗和高精度特点的混合架构ADC,为解决先进工艺迭代下的高精度ADC问题,提供了一份高能效的设计方案。本文在详细分析SAR ADC非理想因素影响的基础上,深入讨论了噪声整形技术的工作原理和实现方法,提出了一种前馈式无源噪声整形SAR ADC和两种误差反馈式噪声整形SAR ADC,有效抑制带内噪声,提高ADC量化精度且低功耗,实现了高能效的设计目标。本论文的主要工作和贡献如下:（1）本文首先分析了核心电路SAR ADC精度限制的非理想因素,主要包括采样热噪声、DAC电容阵列失配、比较器噪声等;随后深入讨论了噪声整形原理与架构的实现方式,分为前馈式噪声整形SAR ADC和误差反馈式噪声整形SAR ADC;为了避免使用高增益的运算放大器,提出了一种电路结构简单、PVT稳定性好的无源前馈式噪声整形SAR ADC。该设计以传统的SAR ADC为基础,采用开关电容结构的无源前馈式积分通路实现了二阶噪声整形。与之前的无源噪声整形SAR ADC工作比较,消除了余量采样和一阶积分产生的k T/C噪声,使ADC的等效输入噪声降低51.9%,在相同的SAR ADC架构下,可以获得更高的信噪比和量化精度。在积分通路上采用基于电容增压的无源增益技术为积分通路提供4倍增益,有效缓解无源积分的信号衰竭问题,缓解比较器设计压力,将比较器功耗降低75%。该噪声整形架构基于无源开关电容结构,通过行为级建模和仿真,该无源噪声整形SAR ADC具有较好的工艺、电压和温度稳定性,高效的整形架构将ADC的噪声传输函数（Noise Transfer Function,NTF）零点外推至z=0.8处,实现较好的噪声整形效果。在过采样率（Oversampling Rate,OSR）为16的工作条件下,该无源噪声整形SAR ADC的SQNR达到104 dB。（2）本文提出了一种基于有限冲激响应（Finite Impulse Response,FIR）滤波器的误差反馈式噪声整形SAR ADC设计。区别于采用高性能无限冲激响应（Infinite Impulse Response,IIR）滤波器的前馈式噪声整形SAR ADC,该设计利用一组延时电容和单位增益缓冲器,实现了高效的噪声整形架构,极大降低了电路硬件开支。单位增益缓冲器消除了余量采样损耗,无源电容加法技术避免了信号反馈过程的信号衰减和多输入比较器使用,以上措施有利于提高整形效率、降低电路器件失配,进而提高ADC的量化精度。基于TSMC 65nm 1P9M CMOS工艺,实现了一种标准一阶误差反馈式噪声整形SAR ADC。仿真结果证明,在电源电压1.2V,采样频率20 MS/s,过采样率为16的工作条件下,ADC的SNDR为81 dB,功耗为183.66μW,能效品质因数FoMs为176.32 dB。（3）本文提出了一种电路结构简单、扩展自由度高的标准二阶误差反馈式噪声整形SAR ADC。提出一种基于源跟随器的差分结构单位增益缓冲器,取代传统的运算放大器型单位增益缓冲器,显著降低了模拟电路设计难度,增强对先进工艺兼容度,有助于维护SAR ADC低功耗高能效优势。本论文提出的误差反馈式噪声整形SAR ADC电路实现简单,延时电容之间通过开关控制采用Ping-Pong交替工作,该架构设计方法还

关键词：模数转换器逐次逼近型模数转换器噪声整形模数转换器无源噪声整形单位增益缓冲器高能效

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高能效百兆赫兹CMOS逐次逼近型模数转换器研究

高能效百兆赫兹CMOS逐次逼近型模数转换器研究

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作者：刘健西安电子科技大学

学位级别：博士

随着集成电路技术与电子信息技术的高速发展,作为模拟与数字系统的接口器件,模数转换器(ADC)的应用领域不断拓宽,性能要求不断提高,已经成为便携电子设备、生物医疗、无线通信和智能雷达等应用领域的核心器件。近几年,在电子设备高性能... 详细信息

随着集成电路技术与电子信息技术的高速发展,作为模拟与数字系统的接口器件,模数转换器(ADC)的应用领域不断拓宽,性能要求不断提高,已经成为便携电子设备、生物医疗、无线通信和智能雷达等应用领域的核心器件。近几年,在电子设备高性能、小型化的发展趋势下,续航能力和系统集成度的重要性持续提升,因此集成电路系统对ADC的功耗和面积提出了更高要求。与其他主流ADC架构相比,逐次逼近型模数转换器(SARADC)具有数字化程度高、面积小、结构简单和功耗低等优势,十分契合新兴应用高能效的系统需求,是当前集成电路技术的研究热点。本文针对中高速芯片的市场应用以及低功耗高能效的主流发展趋势,研究高能效百兆赫兹SAR ADC的系统架构和设计方法。SARADC的功耗来源主要包括采样开关、比较器、电容阵列的开关时序和数字控制逻辑单元。随着量化精度和采样速度的提升,开关时序成为了中高速中高精度SARADC功耗的主要来源。为了满足高能效的设计需求,本文从模块层面出发,针对开关时序进行了建模与分析,提出了 SARADC的冗余电容拆分技术,低位电容复用技术和非对称电容阵列等技术,将量化过程拆分为高低位两部分,减小高位量化过程中的参与电容,有效减少了电容面积,大幅降低了开关功耗。为了进一步提高SARADC的转换效率,本文从结构层面出发,研究了旁路窗口型SARADC的设计方法,其特点是当输入信号出现在预定窗口范围内时,可以跳过不必要的量化周期从而降低SARADC的转换功耗,是低功耗高能效SARADC的最新研究方向。本文对基于电容复用技术的旁路窗口型SARADC进行了建模和分析,并以此为基础,提出了一种窗口自适应技术。相比于传统的窗口实现方式,窗口自适应技术无需增加额外的模拟电路便可以实现旁路窗口判别功能;通过输入范围检测和可配置窗口实现了多窗口范围自动调节功能,可以根据输入信号配置最优的窗口范围,从而提高旁路操作的触发概率;除此之外,提出了一种高效的开关时序用于实现选择跳过算法,可以有效减少窗口产生功耗。本文基于TSMC65nm CMOS工艺,设计并实现了一款8位350 MS/s窗口自适应SAR ADC,芯片面积为0.0096 mm2。测得微分非线性(DNL)和积分非线性(INL)的峰峰值分别为-0.52/+0.78 LSB和-0.48/+0.5 LSB。输入频率为171.111 MHz时,ADC有效位数为7.17位,功耗为1.58 mW,优值(FoM)为31.3 fJ/conv.-step。测试结果表明,基于窗口自适应技术的SARADC性能优异,满足当下应用市场高能效的设计需求。随着电子设备小型化和芯片高度集成化的发展趋势,单一性能的ADC很难满足集成系统的多功能和高能效的设计需求。为了降低集成系统的功耗和面积,本文对可重构SAR ADC进行了重点研究,并提出了可重构电容阵列及一步两位一体化技术,克服了传统可重构SARADC资源利用率不高的问题。其特点是可以根据系统需求改变SARADC的转换模式从而实现功耗、量化精度和信号带宽等性能的同步重构,十分契合多模式、多应用场景,可以进一步优化集成系统的功耗和成本。本文采用SMIC 180 nm CMOS工艺,设计并实现了一款基于可重构电容阵列及一步两位一体化技术的8-9位120-60 MS/s可重构SARADC。该可重构SARADC可以实现低功耗一步一位转换模式和中高速一步两位转换模式,满足多功能集成系统高能效的设计需求。测试结果显示,在一步一位转换模式下,该可重构SARADC可以实现60 MS/s的采样速率。测得DNL和INL的峰峰值分别为-0.21/+0.29LSB和-0.46/+0.41 LSB。当输入信号频率为29.7MHz时,测得ADC有效位数为8.69位,总功耗为1.9mW,FoM值为160 fJ/conv.-step。在一步两位转换模式下,该可重构SAR ADC的量化精度降低1位,转换速率提升一倍,采样速率可以达到120 MS/s。此时,测得DNL和INL的峰峰值分别为-0.31/+0.47 LSB和-0.71/+0.65 LSB。输入信号频率为59.6 MHz时,ADC有效位数为7.46位,功耗为3.5 mW,FoM值为77fJ/conv.-step。

关键词：逐次逼近型模数转换器高能效开关时序旁路窗口可重构

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1种适用于高精度逐次逼近型模数转换器的3段式电容型数模转换器（英文）

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南开大学学报（自然科学版） 2015年第6期48卷 39-45页

作者：赵毅强戴鹏张赟天津大学电子信息工程学院天津300072

在电荷重分配的逐次逼近型模数转换器(SAR ADC)中,电容消耗的面积越来越严重,因为随着ADC的位数的升高电容的数量急剧增加.为了解决这个问题,提出了1种3段式电容型数模转换器(DAC).它能够兼容传统的2进制加权DAC的转换方法而不需要增加... 详细信息

在电荷重分配的逐次逼近型模数转换器(SAR ADC)中,电容消耗的面积越来越严重,因为随着ADC的位数的升高电容的数量急剧增加.为了解决这个问题,提出了1种3段式电容型数模转换器(DAC).它能够兼容传统的2进制加权DAC的转换方法而不需要增加额外的逻辑电路.这种3段式结构在GF 0.35μm工艺下被应用于1个14位的SAR ADC,后仿结果可以达到13.56位的有效位数,并且与不分段的DAC相比,可以节省99.4%的面积;与2段式的DAC相比,可以节省62.5%的面积.

关键词： 3段式电容阵列逐次逼近型模数转换器面积优化

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10位40MS/s逐次逼近型模数转换器的研究与设计

10位40MS/s逐次逼近型模数转换器的研究与设计

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作者：赵节成安徽大学

学位级别：硕士

模数转换器(ADC)能将模拟信号转换为数字信号,在现代电子系统中的作用非常关键。便携式的电子产品在不断发展,增加了低功耗ADC的应用场景和市场需求。逐次逼近型模数转换器(SAR ADC)的功耗低、面积小,与数字系统兼容,是先进工艺下的研... 详细信息

模数转换器(ADC)能将模拟信号转换为数字信号,在现代电子系统中的作用非常关键。便携式的电子产品在不断发展,增加了低功耗ADC的应用场景和市场需求。逐次逼近型模数转换器(SAR ADC)的功耗低、面积小,与数字系统兼容,是先进工艺下的研究热点。因此,对纳米级CMOS的SAR ADC的研究与设计有重要价值。本文首先分析了SAR ADC的发展现状,明确了研究目标和研究内容。接着介绍了ADC的工作原理、性能参数和常见结构,然后叙述了SAR ADC的工作原理。在以上研究的基础上,设计了一种基于65 nm CMOS工艺的10位40 MS/s的SAR ADC。设计的主要工作如下: 1、本文设计了一种线性度高的栅压自举开关。采样开关管的栅极电压从VDD自举到了VDD+VIN,无论输入信号大小如何变化,开关管的导通电阻相对恒定,开关具有较高的线性度。设计的动态比较器是前置放大器和Latch相组合的结构,降低了功耗。 2、本文设计的DAC采用下极板采样,能够抑制电荷注入效应,提高采样精度。DAC电容阵列采用二进制冗余重组法和三级参考法结合的结构,二进制冗余重组法能降低DAC的建立时间,减小因DAC建立不完全而产生的误差,提高ADC的速度与精度。三级参考法使DAC的总电容值明显减小,故而可以使DAC的面积和功耗减小。DAC电容阵列的前8位电容对共模影响最大,等值拆分了前8位电容,减小由于共模输入电压的变化引起的比较器失调。 3、本文使用了异步SAR控制逻辑,能产生内部所需的高频控制信号。本设计通过动态逻辑可以降低延迟,产生速度较快的控制时序;加入的延时信号部分确定比较器开始工作的时间,可以通过改变延时时间来调整DAC电容阵列的建立时间,从而使DAC电容阵列建立更加充分。设计的数字校准电路将冗余重组得到的数字码转换成二进制输出码。完成电路和版图设计后,对整体电路进行后仿真。电源电压为1.2 V,输入信号频率为19.375 MHz时,SFDR约为58.84 d B,SNDR约为52.15 d B,ENOB约为8.37位,电路总功耗约为4.94 mW。

关键词：逐次逼近型模数转换器二进制冗余重组法三级参考法拆分异步

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高精度逐次逼近型模数转换器关键性技术研究与设计

高精度逐次逼近型模数转换器关键性技术研究与设计

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作者：雷鹏电子科技大学

学位级别：硕士

随着近年来国内外电子集成电路的高速发展,数据采集系统朝着更快速、更精确的方向靠拢。逐次逼近型模数转换器（Successive-Approximation-Register Analog-to-Digital Converter,SAR ADC）具有结构简单等优势成为ADC领域研究热门之一... 详细信息

随着近年来国内外电子集成电路的高速发展,数据采集系统朝着更快速、更精确的方向靠拢。逐次逼近型模数转换器（Successive-Approximation-Register Analog-to-Digital Converter,SAR ADC）具有结构简单等优势成为ADC领域研究热门之一。本论文设计出一款16位、1MSPS（Samples per Second）的SAR ADC,论文主要贡献如下:一.本论文基于电容的电荷守恒概念,总结出适用于高精度分段电容阵列的电荷守恒式分析方法,较于传统串并联分析方法可以对三段电容阵列进行快速设计;采用整数桥接电容将电容阵列划分为三段子电容阵列,在满足电容阵列之间的二次性之外降低电容阵列的面积并且更有利于桥接电容与单位电容之间的匹配;接着,电容阵列加入冗余电容以及末位重复单位电容增强SAR ADC的容错能力并且降低噪声的影响。二.本论文分析MSB（Most Significant Bit）电容阵列电容失配对SAR ADC的影响,基于统计学提出排序重构方案降低MSB电容阵列电容失配的影响。利用MATLAB工具对本次设计的SAR ADC进行建模并对提出的排序重构方案进行验证,在单位电容失配标准差σ=0.2%条件下的1000次蒙特卡洛仿真结果显示排序重构方案校准前无杂散动态范围（Spurious Free Dynamic Range,SFDR）平均值为83.8d B且信噪失真比（Signal to Noise and Distortion Ratio,SNDR）平均值为77.8d B,排序重构方案校准后SFDR平均值为104.2d B且SNDR平均值为74.0d B,因此采用排序重构方案使得SFDR提升20.4d B且SNDR提升16.4d B,DNL（Differential Non-linearity）提升0.94LSB（Least Significant Bit）且INL（Integral Non-linearity）提升21.07LSB,通过Matlab的仿真结果展示排序重构校准方案的可行性。三.本论文分析桥接电容附近寄生电容以及低段位电容阵列寄生电容对SAR ADC线性度的影响,提出通过添加校准电容阵列使得低电容阵列的实际等效权重逼近其理想权重的浮空节点校准方案降低寄生电容的影响。利用MATLAB对浮空节点校准方案进行验证,在单位电容失配标准差σ=0.2%条件下的1000次蒙特卡洛仿真结果显示浮空节点校准方案校准前SFDR均值为87.9d B,SNDR均值为71.21d B且浮空节点校准方案校准后SFDR均值为112.8d B,SNDR均值为96.2d B,因此采用浮空节点校准方案使得SFDR均值提升24.9d B且SNDR均值提升25.0d B,DNL提升0.11LSB且INL提升7.74LSB;综上所述,1000次蒙特卡洛仿真结果显示同时采用排序重构方案以及浮空节点重构方案校准前SFDR均值为83.6d B,SNDR均值为73.9d B且未采用两种校准方案后SFDR均值为104.5d B,SNDR均值为89.3d B,因此采用这两种校准方案使得SFDR均值提升20.9d B且SNDR均值提升19.0d B,DNL提升1.21LSB且INL提升24.79LSB,通过Matlab的仿真结果表示两种校准方案的可行性。接着在Cadence平台对电路进行电路搭建、仿真与验证。考虑到SAR ADC噪声、精度、速度等因素,本设计采用四级前置放大电路加动态锁存电路设计出一款高精度低噪声比较器,其失调电压标准差为1.87mV且等效输入噪声电压为28mV。接着,在180nm的工艺下对设计的SAR ADC进行PVT（Process,Voltage,Temperature）前仿真,根据PVT前仿真结果可得该SAR ADC的SNDR均在95d B以上且SFDR均在103d B以上,通过仿真求得1000个转换周期内的平均电流为8.1m A,DC综合出的数字电路功耗1.6m W可得前仿真总体功耗为42.1m W。最后,版图面积为4200×2300mm2,提取寄生参数并进行后仿真,采用浮空节点校准方案在1MS/s的采样频率下,其后仿SNDR结果为92.83d B且后仿SFDR达到109.64d B。较于未采用浮空节点校准方案的后仿真结果,其SNDR提升14.77d B且SFDR提升14.33d B。对采用浮空节点校准之后的SAR ADC进行PVT后仿真验证,其SFDR均在104d B以上且SNDR均在92d B以上。对于采用浮空节点校准方案的SAR ADC加入瞬态噪声并进行PVT后仿真,其仿真结果表示其SFDR均在104d B以上且SNDR均在92d B以上。整体SAR ADC后仿真功耗为43.2m W,数字电路D

关键词：逐次逼近型模数转换器分段电容阵列冗余低噪声比较器模拟前端校准方案

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14位非二进制权重的高能效比逐次逼近型模数转换器

14位非二进制权重的高能效比逐次逼近型模数转换器

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作者：谢城国防科技大学

学位级别：硕士

模数转换器(ADC)作为连接模拟世界与数字世界的桥梁,一直以来都是数模混合集成电路的研究热点。其中逐次逼近型结构的模数转换器(SAR ADC)具有电路模块重复利用率高,所需模拟电路较少,电路复杂度低,结构简单、功耗和花费较低的特点,被... 详细信息

模数转换器(ADC)作为连接模拟世界与数字世界的桥梁,一直以来都是数模混合集成电路的研究热点。其中逐次逼近型结构的模数转换器(SAR ADC)具有电路模块重复利用率高,所需模拟电路较少,电路复杂度低,结构简单、功耗和花费较低的特点,被广泛应用于军事、航天、医疗和控制等领域中,同时各类行业也对ADC的设计精度和速度提出了更高的要求。本文选择SAR ADC中关键电路的设计及实现作为课题的主要研究内容。研究并设计一种高精度、高速度的非二进制的SAR ADC。本文在深入研究传统的SAR ADC结构、主要运行方式和性能参数的基础上,以多电压阈的方式,改进并设计实现了SAR ADC关键电路模块。课题研究的主要贡献及创新点如下:使用多阈值电压混合的方式来构建SAR ADC,数字电路接1.2V电压而模拟电路接2.5V电压。(1)设计了模拟电路模块:包括高性能的采样电路,减少时钟馈通效应和电荷注入问题对电路造成的影响。研究非二进制理论,推导出14位的非二进制的SAR ADC所需的比例参数,通过仿真得出非二进制的SAR ADC可以实现高能效比,显著降低了DAC电路上电容产生的功耗。改进高精度的比较器结构,仿真得出改进后的比较器精度有了明显的提升。(2)设计了数字电路模块:通过设计多种功能不同的寄存器的组合来实现SAR控制逻辑电路和时钟控制逻辑电路,并且基于现有的高低电平转换电路,自主研究设计提出结构更简单、延迟更低电平转换电路,提高ADC每个量化周期的运行速度,有效提高采样速率。(3)实现完整的SAR ADC电路版图和校准算法,并且在Cadence平台通过了功能仿真,在Matlab平台通过了性能测试。在65nm的CMOS工艺下,实现了一款3MS/s采样速率的14位的非二进制的SAR ADC,SNDR和SFDR分别为80.16dB和81.23dB,与近期发表的同类设计的性能相比较,具有一定的优势。

关键词：逐次逼近型模数转换器采样/保持电路高精度的动态比较器非二进制 SAR逻辑

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高精度低功耗逐次逼近型模数转换器研究

高精度低功耗逐次逼近型模数转换器研究

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作者：薛寒东南大学

学位级别：硕士

模数转换器(Analog-to-Digital Converter,ADC)几乎是每个复杂集成电路的基本组成部分。尤其近年来,无线通信的迅猛发展为ADC在其中的应用提供了非凡的机遇。高度数字化的逐次逼近型(Successive Approximation Register,SAR)ADC依托先... 详细信息

模数转换器(Analog-to-Digital Converter,ADC)几乎是每个复杂集成电路的基本组成部分。尤其近年来,无线通信的迅猛发展为ADC在其中的应用提供了非凡的机遇。高度数字化的逐次逼近型(Successive Approximation Register,SAR)ADC依托先进制程,在性能表现上获得了巨大的进步,其速度、精度提升的同时依旧兼具低功耗优势,从众多ADC结构中脱颖而出。所以研究高性能SAR ADC以满足低功耗、高质量的无线通信要求显得至关重要。本文调研了国内外SAR ADC的研究现状,分析了ADC的几种常见结构,最终选定了全差分的电荷重分配型SAR ADC。本文建立了MATLAB行为级模型,并利用该模型对非理想因素进行了分析。采样开关采用栅压自举结构,提高了采样开关线性度。DAC采用两段分段电容阵列结构,有效减小了DAC的面积和功耗。DAC采用二进制权重重组技术,在不增加总电容的情况下引入冗余,放宽了DAC的建立时间要求,纠正了比较器误判。同时DAC设计中引入寄生电容校正技术,在不使用额外校正电路和转换周期的情况下,减轻寄生电容对DAC线性度影响。DAC开关切换方式采用部分单调切换方案,与单调切换方案相比,功耗减少50%,输出共模电平变化减小一半,有效降低了比较器动态失调。高精度高速比较器采用预放大结合动态锁存比较器,降低了比较器失调和延迟,蒙特卡洛仿真结果表明比较器失调电压为0.85m V。SAR控制逻辑电路将比较结果直接反馈到DAC开关控制端,提高了ADC的转换速度。本设计采用SMIC 55nm CMOS工艺完成了SAR ADC的电路和版图设计,核心版图面积为180μm×140μm。系统后仿真结果显示:采样速率为50MS/s,输入信号频率接近奈奎斯特频率时,信号噪声失真比为80.7d B,无杂散动态范围为86.1d B,总功耗为7.6m W。

关键词：逐次逼近型模数转换器二进制权重重组寄生电容校正

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10Bits单端输入逐次逼近型模数转换器

10Bits单端输入逐次逼近型模数转换器

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作者：吴妍岩大连理工大学

学位级别：硕士

因为逐次逼近型模数转换器（SAR ADC）具有良好的功率效率和速度,并且所采用的开关电容电路架构与CMOS集成电路工艺兼容,有利于降低成本,所以在无线传感网络和生物医疗设备的应用中具有很好的吸引力。另外,由于不需要运算放大器,从而极... 详细信息

因为逐次逼近型模数转换器（SAR ADC）具有良好的功率效率和速度,并且所采用的开关电容电路架构与CMOS集成电路工艺兼容,有利于降低成本,所以在无线传感网络和生物医疗设备的应用中具有很好的吸引力。另外,由于不需要运算放大器,从而极大的降低了功耗,非常适合于低功耗电池供电应用。此外,由于国内外工艺水平的提高,有效的改善了电容的匹配性,大大减小了最小单位电容的尺寸,进而提高了电路的性能。本文实现了一种单端输入架构的SAR ADC,相比传统差分输入架构,无需DAC采样信号,电路的输入电容缩小了近80%,降低了对前一级电路驱动能力的要求。在采样保持电路中采用了自举技术,以确保在足够的带宽下进行简单、低功耗的操作。比较器一端输入采样信号,一端输入DAC跟随信号。静态锁存比较器使用PMOS和NMOS差分输入对管提供了轨对轨的输入范围,并通过预放大级与锁存比较器之间的电流镜来减小回踢噪声。DAC二进制加权电容阵列使用MIM电容构成。因为最小单位电容不受KT/C热噪声的限制,所以根据工艺设计规则将单元电容的容值设置为15fF。本课题在Cadence平台相关设计环境下,采用0.18um 1P6M CMOS工艺对整体电路进行设计。并使用Matlab软件进行动态参数分析。仿真结果表明:当模拟电源电压为3.3 V,数字电源电压为1.8V,采样速率为1MS/s时,SAR ADC的性能为ENOB=9.33bit,SNR=58.9dB,SFDR=68.0dB,模拟电路部分功耗为874.17uW,数字电路部分功耗为4.228mW。

关键词：逐次逼近型模数转换器轨到轨输入比较器单端输入

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