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作者

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基于环振放大器的两级式低功耗ADC的研究与设计

基于环振放大器的两级式低功耗ADC的研究与设计

引用

作者：林鑫电子科技大学

学位级别：硕士

在现代信号设计中,数据转换器(Analog to Digital Converter,ADC)是重要的逻辑模块,在模拟世界和数字世界的数据处理中起着中介作用。并且在物理世界中,大多数信号都是模拟性质的,因此模数转换器在信息采集系统中显得至关重要。在众多... 详细信息

在现代信号设计中,数据转换器(Analog to Digital Converter,ADC)是重要的逻辑模块,在模拟世界和数字世界的数据处理中起着中介作用。并且在物理世界中,大多数信号都是模拟性质的,因此模数转换器在信息采集系统中显得至关重要。在众多类型的模数转换器当中,逐次逼近型模数转换器(SAR ADC)在其中占据了至关重要的一个部分。尽管SAR ADC需要多次比较过程才能完成一次完整的量化,但是由于其结构简单,功耗低,面积小并很好的适用于先进CMOS工艺等特点,被广泛的应用于超宽带无线接收器、医疗仪器、和数字成像系统中。并且在近年来,为了满足于高采样率和低功耗的需求,各种各样的新技术,新结构被应用到了SAR ADC当中,使得SAR ADC从早期的中低采样率,中等精度发展到了现在高速,中高精度,成为了模数转换器领域的研究重点和热点。本文对高速低功耗逐次逼近型模数转换器的关键技术进行研究与分析。相对于传统高速低功耗模数转换器,本设计为了提高SAR ADC的速度,通过采用两级式的结构,实现了并行的操作;另外由于传统两级式结构的SAR ADC的级间运放占了整个ADC功耗的非常大一部分,为了实现低功耗的目标,本文采用结构简单的环振放大器作为级间运放,从而有效地降低了运放功耗。本设计在28nm CMOS工艺,0.9V的电源电压下实现了一款12比特采样率500MS/s的两级式SAR ADC。利用cadence仿真软件进行仿真,在输入信号频率为奈奎斯特频率时,ADC的有效位数为10.3bit,SNDR为63.76dB,SFDR为74.66dB,功耗为6.09mW,品质因素为9.66fJ/conv.-step。

关键词：逐次逼近型模数转换器低功耗高采样率环振放大器

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逐次逼近型A/D转换器的动态功耗优化设计研究

逐次逼近型A/D转换器的动态功耗优化设计研究

引用

作者：马汉武西安电子科技大学

学位级别：硕士

自然界中绝大多数的信号都是模拟信号,对于带有环境交互端口的电子设备而言,模数转换器(ADC)电路的使用是不可或缺的,它的性能好坏对系统的整体性能有着至关重要的影响。ADC在无线传感器网络和医疗监护电子设备领域被广泛运用于对信号... 详细信息

自然界中绝大多数的信号都是模拟信号,对于带有环境交互端口的电子设备而言,模数转换器(ADC)电路的使用是不可或缺的,它的性能好坏对系统的整体性能有着至关重要的影响。ADC在无线传感器网络和医疗监护电子设备领域被广泛运用于对信号的长期监测,因此相当有必要在这些电子设备中使用高能效ADC来延长电池寿命。逐次逼近型(Successive Approximation Register)ADC作为一种具有中等采样速度与中等分辨率的ADC结构,主要由数字电路构成,可以在超低电源电压下工作来达到超低功耗,在低功耗设计领域受到广泛关注。因此,对于SAR ADC的动态功耗优化研究,具有重要的意义。本文中首先对SAR ADC的整体结构与工作原理进行了介绍,并对DAC电容阵列网络结构进行了重点研究。在对几种常见开关时序进行了功耗和线性度分析的基础上,提出了一种新型的SAR ADC电容开关时序。该时序采用了部分单调的三电平结构,在高位比较过程中通过上极板采样和电容放电等方法,在低位比较过程中使用类似于单调时序的每一步比较仅对一边的电容进行切换的方法来减少整个比较过程的能量损耗。所提出时序在比较过程中几乎不消耗能量,绝大部分的能量损耗发生在复位步骤。通过MATLAB对几种流行时序进行平均功耗仿真,结果表明,相对于传统开关时序,新提出的时序在使用电容面积和功耗上分别可以达到75%和94.91%的降低。最后,在之前讨论的基础上,本文在SMIC 0.18μm CMOS工艺下设计了一种8位20KS/s低功耗SAR ADC。该设计使用了双倍自举采样开关来应对在极低电源电压下开关管无法完全导通的情况,通过保持栅源电压恒定,采样开关导通电阻不随采样输入信号的变化而变化,增加了电路的线性度。以牺牲一部分输入带宽为代价,使用增加了预放大级的两级纯锁存比较器,消除了比较器电路的静态工作电流,达到了更低的功耗。在逻辑控制模块中采用了基于动态逻辑的控制技术来提高系统的能量效率,使用正反馈锁存器作为寄存器电路来保持比较器输出结果,减少因为电荷泄露所产生的误差,使用TSPC触发器作为存储器电路进一步减少数字电路部分的静态功耗。电路的仿真结果表明,本文设计的低功耗SAR ADC在0.4V电源电压,20KS/s采样速率下,达到的性能为:SNDR为44.65dB,SFDR为53.76dB,THD为-48.95dB,ENOB为7.12bit,最终电路整体功耗为30.27nW,品质因数FOM为10.88fJ/conv-step。

关键词：逐次逼近型模数转换器开关时序功耗优化 CMOS 全差分

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单通道高速低功耗SAR ADC关键技术的研究

单通道高速低功耗SAR ADC关键技术的研究

引用

作者：喻强电子科技大学

学位级别：硕士

下一代移动通信系统(5G)对模数转换器(ADC)的设计提出挑战,需要ADC的采样率上GHz,有效位数为6～8位并且为了移动设备的续航需要保持低功耗。流水线(pipelined)ADC因为其流水线的工作原理,具有较高的吞吐量,通常是设计上GS/s的采样率ADC... 详细信息

下一代移动通信系统(5G)对模数转换器(ADC)的设计提出挑战,需要ADC的采样率上GHz,有效位数为6～8位并且为了移动设备的续航需要保持低功耗。流水线(pipelined)ADC因为其流水线的工作原理,具有较高的吞吐量,通常是设计上GS/s的采样率ADC的首选结构。然而,为了保持级间放大准确性和线性度,需要使用高增益和高宽带运算放大器,无法实现低功耗设计。随着工艺的不断进步,几乎全数字化逐次逼近型(SAR)ADC的转换速度飞速提高并且保持了低功耗的特性。但是单通道高速SAR ADC的运行速度受到多个比较周期的限制。每个比较周期的时间消耗由比较器的异步逻辑周期和电容型数模转换器(CDAC)建立时间两个中较长的时间决定。一个比较周期中,比较器完成比较后,一方面开始重置比较器,另一方面比较结果传递给DAC开始相应的建立。必须当比较器完全重置且DAC完全建立好之后才能开始下次比较。当分辨率超过10位时,高位DAC的建立时间通常是速度瓶颈。分段式结构使用小尺寸的DAC量化高位,比较周期无需等待大DAC的高位建立,转换速度因此提高。检测然后跳过(DAS)算法与分段式结构的SAR ADC完美契合,有效的降低DAC翻转功耗和重置功耗,并且提高线性度。本文主要研究了分段式结构的高速低功耗SAR ADC设计。本文提出的DAS逻辑进一步提升了DAS的速度并减少开销。通过分析分段式结构的存在增益失配时码字的分布,提出了一种简单的校正方法,提升了分段式结构的可靠性。通过查阅文献,在SAR ADC的关键模块设计时使用先进技术提升各项性能,从而使本设计的性能达到国际先进水平。使用40 nm工艺制造。测试结果显示,本文设计的10位SAR ADC工作在1.2 V电源电压下时,采样率可达400 MS/s,ADC核心电路功耗仅为3.46 mW。输入频率为奈奎斯特频率时,有效位数为9.08位,无杂散动态范围(SFDR)为73.1 dB,品质因素为16.0 fj/conv.-step。

关键词：逐次逼近型模数转换器高速低功耗分段式

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一种高精度SAR ADC的研究与设计

一种高精度SAR ADC的研究与设计

引用

作者：王庆玲沈阳工业大学

学位级别：硕士

自进入现代信息社会以来,集成电路技术快速发展。模数转换器(Analog-to-Digital Converter,ADC)作为连接模拟和数字电路的桥梁,其重要程度不言而喻。其中,逐次逼近型(Successive Approximation Register,SAR)ADC因其低功耗、高能效的先... 详细信息

自进入现代信息社会以来,集成电路技术快速发展。模数转换器(Analog-to-Digital Converter,ADC)作为连接模拟和数字电路的桥梁,其重要程度不言而喻。其中,逐次逼近型(Successive Approximation Register,SAR)ADC因其低功耗、高能效的先天优势,被广泛应用于航空航天、铁路船舶和人工智能等领域。随着SAR ADC应用的普及,对其性能要求越来越高。基于上述需求,论文完成了一款18bits、5MSPS的两步式流水线SAR ADC,主要研究内容如下: 针对高分辨率SAR ADC采样电容面积过大的问题,本文设计了一种新型两步式架构,第一级分配8bits,第二级分配10bits,降低了对采样电容的需求。第二级ADC采用了基于桥接电容的分段式结构,将电容阵列分为两个部分,其中高位电容阵列为4bits,低位电容阵列为6bits,使第二级电容总数减少一半。上述架构在保证ADC分辨率的同时大幅度减小了系统面积。论文采用了一种新型动态全差分环形放大器作为第一级SAR ADC的余量电压放大器,这种放大器同时具有高增益、高带宽和相对较低的功耗,在较低的功耗代价下可使余量电压放大器闭环增益达到64倍,且增益误差较小,使得在无校正的条件下实现较高的系统精度。为了提高SAR ADC的转换速度,在详细分析各种SAR ADC架构的基础上,选择电容分裂型SAR ADC作为第一级ADC的架构,这种SAR ADC中的DAC电容阵列在进行电压比较时可以实现双开关切换,减小了DAC的建立时间。此外,同传统架构相比,电容分裂型SAR ADC转换结束后共模电压保持不变,省略了采样电容连接共模电压的步骤,进一步提高了转换速度。论文基于0.18μm CMOS工艺设计了整体电路,并进行仿真验证。在3V电源电压,采样率为5MSPS,输入差分正弦信号频率为102.5390625KHz的仿真条件下,得到仿真结果,并采样1024个点对输出信号进行频谱分析。仿真结果表明,本文设计的高精度SAR ADC的有效位数达到了16.9bits,信噪比为107.3d B,无杂散动态范围为107.5d B,整体功耗为5.1m W。最后完成版图绘制,版图面积为1025.8μm×443.8μm。

关键词：逐次逼近型模数转换器电容分裂型动态全差分环形放大器高精度

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12bit 500KS/s低功耗ADC设计

12bit 500KS/s低功耗ADC设计

引用

作者：韩珊珊东南大学

学位级别：硕士

随着无线传感网络(Wireless Sensor Networks,WSN)技术的快速发展,环境变量监测、生物医疗及可穿戴便携设备得到了广泛应用。其中,低功耗、中高精度的模数转换器是必不可少的模块。在多种ADC结构中,逐次逼近型模数转换器(SAR ADC)凭借... 详细信息

随着无线传感网络(Wireless Sensor Networks,WSN)技术的快速发展,环境变量监测、生物医疗及可穿戴便携设备得到了广泛应用。其中,低功耗、中高精度的模数转换器是必不可少的模块。在多种ADC结构中,逐次逼近型模数转换器(SAR ADC)凭借其低功耗和结构简单的特点得到了广泛应用。然而,在某些要求高精度的应用中,delta-sigma ADC是一种常用结构。面向低电压低功耗的应用,论文设计了一款12bit精度、500KS/s采样率的ADC。在系统结构上,采用SAR ADC与Incremental sigma-delta modulator(sigma-delta调制器,SDM)的混合结构,该结构同时结合了SAR ADC低功耗和ISDM高精度的特点,SAR ADC完成10bit粗量化之后,由ISDM对其转换余量进行4bit的细量化,其中包含了2bit级间冗余。论文提出了一种基于MSB-Split结构的低电压、低功耗开关算法,在MSB-Split DAC结构基础上结合联合、浮置技术,即通过将差分两端的电容下极板共接以产生等效的第三参考电平和最后一位电容采用单边悬浮的方式,与传统开关算法相比,开关能量降低99.7%、电容数目降低75%;设计了基于时域积分器结构的IncrementalΣ-Δ调制器,在避免产生大量静态功耗的同时实现了ISDM完整的一阶噪声整形效果;考虑到SAR ADC中的比较器失调电压会导致粗转换余量超出ISDM的积分范围,采用了失调电压前台校准技术来消除比较器的失调误差;另外还设计了异步时序产生电路以确保ADC的有序工作。论文基于TSMC 40nm工艺设计了具体的电路和版图,并进行了前仿真和后仿真。核心版图面积为2708)*1908)。后仿真结果表明,在0.6V工作电压、500KS/s采样率下,有效位数(ENOB)为11.4bit,信噪失真比(SNDR)和无杂散动态范围(SFDR)分别达到了70.6d B、74.9d Bc。功耗为5.0μW,品质因子(FOMw)低至3.7f J/conv.-step,满足设计要求。

关键词：逐次逼近型模数转换器 Σ-Δ调制器混合结构低电压低功耗失调校准

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基于0.18μm CMOS工艺的逐次逼近型模数转换集成电路芯片的研究

基于0.18μm CMOS工艺的逐次逼近型模数转换集成电路芯片的研究

引用

作者：杜柯沂青岛理工大学

学位级别：硕士

在社会快速发展的今天,人们对于物质生活的需求不断得到满足,使得大家对于健康和医疗问题的关注度也大幅提升。人们想要监测自身的健康情况,只能通过医院临床上的医疗监测设备来实现。而传统医疗监测设备的体积和功耗大,制造成本也高,... 详细信息

在社会快速发展的今天,人们对于物质生活的需求不断得到满足,使得大家对于健康和医疗问题的关注度也大幅提升。人们想要监测自身的健康情况,只能通过医院临床上的医疗监测设备来实现。而传统医疗监测设备的体积和功耗大,制造成本也高,不利于实现长期的、实时的健康监测。此时可穿戴式医疗设备应时而生,由于较短的续航能力减缓了其发展速度。本文旨在提出一种长期实时监测人体健康状况的应对方案。与传统的医疗设备相比,可穿戴式医疗设备可以在不影响人们基本生活状态的情况下对人体生理状况进行长期、实时的监测。可穿戴式医疗设备的本质是发展低功耗、低成本的微型集成电路系统。模数转换器(Analog to Digital Converter,ADC)作为可穿戴式医疗设备中主要的能耗电路之一,减小其功耗可以大幅度提升可穿戴式医疗设备的续航能力。在本论文中,逐次逼近(Successive Approximation Register,SAR)型模数转换器凭借结构简单、高能效的特点被用作进行高性能低功耗模数转换器的设计,主要工作内容如下:(1)首先阐述了选择逐次逼近型模数转换器作为可穿戴式医疗设备重要组成模块的原因。然后介绍了传统逐次逼近型模数转换器的基本工作原理和较其它模数转换器结构独有的优势,最后给出本设计中逐次逼近型模数转换器的整体架构。(2)详细分析了逐次逼近型模数转换器中各组成模块的基本电路结构。根据高性能和低功耗的原则对每个模块进行了结构和参数的优化。研究了常用采样开关的结构特点以及影响精度和速度的因素,在自举采样开关的基础上进行了结构改进,比传统自举采样开关的SFDR提高了20 d B以上。通过计算常规电容阵列数模转换器(Digital to Analog Converter,DAC)的开关电平切换的能耗,总结出高性能低功耗DAC的结构特征以及电容控制开关方案,选用了分段且逐位分裂的DAC电容阵列结构。比较器选择了有两种工作状态的动态比较器,采用前置预差分放大器和锁存比较级的结构,根据动态锁存比较器和双尾流比较器的特点,设计出适用于低电压且低功耗的动态比较器,并且通过输出失调存储技术减小比较器电路中的误差。(3)针对传统的SAR同步时序控制逻辑电路,本文采用异步时序控制逻辑电路。根据比较器输出结果的特点,进行逻辑比较产生时钟信号,以此作为逐次逼近模块的时钟信号。这可以有效的保证DAC电容阵列的极板电压在比较完成后才进行电容极板电平的切换,避免出现对比较器输出结果误判的情况。本论文采用SMIC 0.18μm CMOS 1P5M工艺进行电路仿真和版图设计。对电路进行寄生参数提取后的仿真结果显示,在电源电压为0.8 V,电路采样率为200KS/s时,设计的电路性能可达到有效位数为11.35位,功耗为3.45μW,品质因数为5.7f J/con-step,其整体电路版图面积为650μm×370μm,该ADC结构适合用于高性能低功耗可穿戴式医疗设备中。

关键词：可穿戴式医疗设备逐次逼近型模数转换器低功耗集成电路设计

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应用于生物电信号检测的12位低功耗SAR ADC设计

应用于生物电信号检测的12位低功耗SAR ADC设计

引用

作者：周畅东南大学

学位级别：硕士

近几年来,半导体工艺不断进步,各种便携式、可穿戴式以及植入式生物电信号检测设备不断涌现,但设备需要长期使用对低功耗提出了较高要求。而模数转换器（ADC）是检测设备的关键模块,将各类模拟信号转换为数字信号便于处理。逐次逼近型（... 详细信息

近几年来,半导体工艺不断进步,各种便携式、可穿戴式以及植入式生物电信号检测设备不断涌现,但设备需要长期使用对低功耗提出了较高要求。而模数转换器（ADC）是检测设备的关键模块,将各类模拟信号转换为数字信号便于处理。逐次逼近型（SAR）ADC由于兼容先进工艺和功耗低等众多优点,成为低功耗生物电信号检测系统的优先选择。本文设计了一款应用于生物电信号检测的12bit 10k S/s低功耗SAR ADC。论文综述了低功耗SAR ADC的国内外研究现状,总结了降低功耗的主要技术。选用0.6V电源电压以有效地降低整体功耗,提出了一种适用于生物电信号检测的旁路窗口开关算法,通过切换电容建立旁路窗口,在窗口内的输入信号可以跳过高两位的转换步骤,降低了功耗。基于旁路窗口开关算法,采用了全差分SAR ADC系统架构。在电路层面,结合了双倍栅压自举采样开关和泄漏电流减小结构提高了采样和转换的精度;综合考虑噪声、失调和功耗等因素,采用了基于预放大的动态比较器;设置了同步时钟保证电路设计的可靠性,同时设计了适用于旁路窗口开关算法的数字控制电路。本文基于SMIC 180nm 1.8V标准CMOS工艺,设计了电路与版图,核心版图面积约为0.2688mm2,在0.6V的电源电压、10k S/s的采样率下进行了后仿真验证。在tt工艺角和25℃条件下,信噪失真比（SNDR）为65.81d B,有效位数（ENOB）为10.64bit,无杂散动态范围（SFDR）为75.65d Bc,功耗为208.7n W,品质因数（Fo Mw）为13.04f J/conv-step,满足了生物电信号检测的应用需求。

关键词：逐次逼近型模数转换器旁路窗口比较器同步时序

来源：评论

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应用于碲锌镉探测器读出电路SAR ADC的设计

应用于碲锌镉探测器读出电路SAR ADC的设计

引用

作者：刘旭东大连理工大学

学位级别：硕士

碲锌镉（Cadmium Zinc Telluride，CZT）作为第三代半导体辐射探测器，具有广泛的应用前景，特别是在X射线和γ射线的探测领域，对比于其他传统的探测器，CZT探测器具有探测效率高、探测范围广、能量分辨率好等特点。本论文针对CZT探测... 详细信息

碲锌镉（Cadmium Zinc Telluride，CZT）作为第三代半导体辐射探测器，具有广泛的应用前景，特别是在X射线和γ射线的探测领域，对比于其他传统的探测器，CZT探测器具有探测效率高、探测范围广、能量分辨率好等特点。本论文针对CZT探测器，设计了一款应用于 CZT 探测器读出电路系统的列级 SAR ADC。　　本论文设计的 SAR ADC 采用了基于电荷重分配原理的分段式电容阵列结构，并采用了非二进制电容权重冗余技术。在减少总体电容数目的同时，也保证了 SAR ADC 在每一次转换过程中留有一定的冗余性，弥补了因比较器的失调和DAC电压未完全建立而对后续转换结果带来的误差，同时也提高了 SAR ADC 整体的转换速度;为了解决传统 SAR ADC 中比较器在逐次逼近过程中共模电平逐渐下降的问题，本文采取了回切式的开关结构，通过高位电容和后面的电容开关切换反向的方法，使共模电平保持一个定值;在回切开关的基础上，又融合了相关反向开关技术（CRS），使SAR ADC 在每次转换过程中反复切换先前的电容，减少了因先前电容的失配而给系统带来的误差，并改善 SAR ADC 的动态和静态性能。研究列级SAR ADC 的核心是在有限的面积，解决电容失配、比较器失调和 DAC 电压建立未完全等问题，并在 SAR ADC 的速度、精度、功耗和面积等方面做到折中。　　本课题所设计的差分结构的 SAR ADC 采用了CSMC 0.18μm 1P6M CMOS 工艺，电源电压为1.8V，采样时钟频率为20MS/s，在输入信号频率为2.71484375MHz下，对SAR ADC进行了整体仿真。其动态性能结果为：无杂散动态（SFDR）为88.11dB、总谐波失真（THD）=-84.82dB、信噪比（SNR）=71.13dB、信噪失真比（SINAD）=70.95dB、有效位数（ENOB）=11.49 bits，整体版图面积为 950um×100um，整体功耗为 848.69μW。

关键词：逐次逼近型模数转换器电路设计分段电容阵列碲锌镉探测器

来源：评论

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基于积分结构SAR ADC滤波特性的分析

基于积分结构SAR ADC滤波特性的分析

引用

作者：李怡西安电子科技大学

学位级别：硕士

数字信号具有再生性强、有效性高、抗干扰能力强和便于加密等优点,所以在信息处理过程中,往往将所测的模拟信号映射到数字领域进行处理。模数转换器(ADC)作为混合信号处理过程中实现模数转换的必备器件,是现代电子系统的核心电路之一。... 详细信息

数字信号具有再生性强、有效性高、抗干扰能力强和便于加密等优点,所以在信息处理过程中,往往将所测的模拟信号映射到数字领域进行处理。模数转换器(ADC)作为混合信号处理过程中实现模数转换的必备器件,是现代电子系统的核心电路之一。随着集成电路技术的发展,数字领域的革新速度迅猛,ADC作为模拟系统和数字系统的接口,需要不断提高其功能和性能。在众多ADC架构中,逐次逼近型(SAR)ADC拥有高速高精度低功耗等优异的综合性能,且内部结构中数字模块占比较大,所以逐渐成为近些年的研究热点,但其精度相比于积分型ADC略低,故仍存在可提高之处。本文以SAR ADC构架为应用基础,吸取积分型ADC高精度的优点,设计一款可应用于SAR ADC的积分链路滤波模块,由于时钟上的匹配性,两者结合之后,能在保持原本SAR ADC高速的同时能进一步提高其精度,但其功耗会有小幅度的增大。本文的积分链路滤波模块与以往的滤波模块不同,是从时域的角度对信号和噪声特性进行分析,主要结构由积分运算电路、采样保持电路和开关电容运算电路组成,利用高速积分运算电路对信号进行预处理,实现噪声的平衡抵消过程;利用开关电容运算电路对信号进行后处理,实现有用信号的还原过程。最终将含有噪声的信号经过此积分模块之后,其信噪比提高了大约10 d B。其次,本文采用SMIC180 nm工艺,对所提出的基于积分结构的SAR ADC进行模块电路设计仿真,主要包含积分链路模块、采样保持器、动态比较器、电容阵列DAC、SAR逻辑电路和时序发生电路。在子模块电路设计中,为了实现高速积分过程,积分电路中的运放模块采用五级结构实现高带宽、高压摆率和高增益;为了最大程度的改善采样保持中的非线性误差,采用改进型自举栅压采样保持电路;为了实现高速、高增益、低失调、低回踢噪声等性能,比较器采用四级预放大器加一级锁存器和一级RS寄存器的组合结构。最终实现了一款12位,速度为12.5 MS/s的基于积分结构的SAR ADC,当输入频率为0.3 MHz的正弦信号时,其微分非线性(DNL)为-0.27/+0.24 LSB,积分非线性(INL)为-0.55/+0.4 LSB,有效位数(ENOB)为11.25位,信噪失真比(SNDR)为69.4 d B,无杂散动态范围(SFDR)为55.2 d B,总谐波失真(THD)为-85.9 d B。最后,对积分链路模块的滤波特性进行仿真验证,以一阶有源滤波器和二阶多重反馈滤波器为参考对比,分别输入10 Hz随机噪声和10 Hz对称噪声进行仿真,时域仿真结果清晰显示,本论文的积分链路模块呈现较好的滤波特性,故功耗量级相当的情况下,积分链路模块在SAR ADC电路中有着更好的滤波性能。

关键词：积分链路模块逐次逼近型模数转换器滤波特性高速积分运算

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7bit高速SAR ADC的设计

7bit高速SAR ADC的设计

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作者：陶志根东南大学

学位级别：硕士

通信系统一直保持着对中低精度高速模数转换器(ADC)的需求,以此传输电信号或者光信号。在常用的模数转换器中,逐次逼近型(SAR)ADC因为结构简单并且高度数字化,不包含复杂的模拟电路,成为了研究的热点。并且,随着工艺尺寸的缩减,SAR ADC... 详细信息

通信系统一直保持着对中低精度高速模数转换器(ADC)的需求,以此传输电信号或者光信号。在常用的模数转换器中,逐次逼近型(SAR)ADC因为结构简单并且高度数字化,不包含复杂的模拟电路,成为了研究的热点。并且,随着工艺尺寸的缩减,SAR ADC的功耗逐渐降低,速度越来越快,表现得越来越具有竞争力。本文面向通信系统的需求,采用先每步1位(1bit/cycle)后每步2位(2bit/cycle)的ADC架构,设计一款7bit高速SAR ADC。为了实现高速的设计要求,本文设计了基于同步时钟的电路,改进设计了基于延时的简单逻辑电路以增大比较时钟占空比。在五分频电路对输入高频时钟进行分频之后,由非交叠时钟产生电路产生采样时钟与转换时钟,然后由宽占空比比较时钟产生电路产生比较时钟;在转换过程中,SAR ADC首先进行1次1bit/cycle的转换,然后进行3次2bit/cycle的转换,完成7bit的量化;为了降低比较器失调的影响,提出一种电荷共享式的失调校准方案,该方案通过前台校准模块降低比较器的绝对失调,再通过后台校准模块降低比较器的相对失调,保证了SAR ADC的动态范围与线性度;设计了SAR逻辑电路及基于负脉冲触发式半动态触发器的锁存窗口电路,保证SAR逻辑的高速运行。论文基于TSMC 40nm CMOS工艺,设计电路与版图。后仿真结果表明,1.1V电源电压,500MS/s采样率,奈奎斯特频率输入时有效位数(ENOB)可以达到6.69bit,无杂散动态范围(SFDR)为51.29d Bc,功耗为4.12m W,品质因素(Fo M)为79.81f J/conv-step。后仿真结果满足设计指标。

关键词：逐次逼近型模数转换器高速同步时钟失调校准

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