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作者

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排序：

应用于碲锌镉探测器读出电路SAR ADC的设计

应用于碲锌镉探测器读出电路SAR ADC的设计

引用

作者：刘旭东大连理工大学

学位级别：硕士

碲锌镉（Cadmium Zinc Telluride，CZT）作为第三代半导体辐射探测器，具有广泛的应用前景，特别是在X射线和γ射线的探测领域，对比于其他传统的探测器，CZT探测器具有探测效率高、探测范围广、能量分辨率好等特点。本论文针对CZT探测... 详细信息

碲锌镉（Cadmium Zinc Telluride，CZT）作为第三代半导体辐射探测器，具有广泛的应用前景，特别是在X射线和γ射线的探测领域，对比于其他传统的探测器，CZT探测器具有探测效率高、探测范围广、能量分辨率好等特点。本论文针对CZT探测器，设计了一款应用于 CZT 探测器读出电路系统的列级 SAR ADC。　　本论文设计的 SAR ADC 采用了基于电荷重分配原理的分段式电容阵列结构，并采用了非二进制电容权重冗余技术。在减少总体电容数目的同时，也保证了 SAR ADC 在每一次转换过程中留有一定的冗余性，弥补了因比较器的失调和DAC电压未完全建立而对后续转换结果带来的误差，同时也提高了 SAR ADC 整体的转换速度;为了解决传统 SAR ADC 中比较器在逐次逼近过程中共模电平逐渐下降的问题，本文采取了回切式的开关结构，通过高位电容和后面的电容开关切换反向的方法，使共模电平保持一个定值;在回切开关的基础上，又融合了相关反向开关技术（CRS），使SAR ADC 在每次转换过程中反复切换先前的电容，减少了因先前电容的失配而给系统带来的误差，并改善 SAR ADC 的动态和静态性能。研究列级SAR ADC 的核心是在有限的面积，解决电容失配、比较器失调和 DAC 电压建立未完全等问题，并在 SAR ADC 的速度、精度、功耗和面积等方面做到折中。　　本课题所设计的差分结构的 SAR ADC 采用了CSMC 0.18μm 1P6M CMOS 工艺，电源电压为1.8V，采样时钟频率为20MS/s，在输入信号频率为2.71484375MHz下，对SAR ADC进行了整体仿真。其动态性能结果为：无杂散动态（SFDR）为88.11dB、总谐波失真（THD）=-84.82dB、信噪比（SNR）=71.13dB、信噪失真比（SINAD）=70.95dB、有效位数（ENOB）=11.49 bits，整体版图面积为 950um×100um，整体功耗为 848.69μW。

关键词：逐次逼近型模数转换器电路设计分段电容阵列碲锌镉探测器

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基于时域比较器的高精度低功耗SAR ADC关键技术研究

基于时域比较器的高精度低功耗SAR ADC关键技术研究

引用

作者：常胜电子科技大学

学位级别：硕士

伴随着蓬勃发展的物联网、可穿戴设备和医疗电子等,大量的传感器被部署和使用,而模数转换器作为连接模拟信号和数字信号的桥梁,在传感器网络中扮演着重要角色,这些应用场景往往需要高精度低功耗的模数转换器持续工作,而适应先进CMOS工艺... 详细信息

伴随着蓬勃发展的物联网、可穿戴设备和医疗电子等,大量的传感器被部署和使用,而模数转换器作为连接模拟信号和数字信号的桥梁,在传感器网络中扮演着重要角色,这些应用场景往往需要高精度低功耗的模数转换器持续工作,而适应先进CMOS工艺的SAR ADC大部分模块为数字化的,能提供很高的能效,受到了越来越多关注。同时,在SAR ADC中,对供电电压相对不敏感和噪声性能更为优越的时域比较器也成为高精度设计的热点,而属于时域比较器的VCO-based比较器不仅能得到比较结果,还能提供额外的振荡信息实现其它功能,比如在实现旁路窗逻辑中的应用。本文对SAR ADC的性能指标、主要模块和本设计所涉及的相关技术进行了详细介绍,基于此,本文采用40nm CMOS工艺设计了一款工作在1.1V下的12位SAR ADC。这款ADC采用VCO-based比较器实现了旁路窗逻辑和亚稳态检测,被跳过的比较周期节省了大量能量。此外,本文提出一种使用在旁路窗逻辑中的分裂重组冗余算法以及对应的数字错误纠正逻辑,提高了ADC整体的精度和速度。电路仿真结果显示,在1.1V的电源电压和30MS/s的采样率下,该设计的有效位数为11.12bit,无杂散动态范围为85.35dB,品质因子(FoM)为5.69fJ/Conv.-step,达到了很高的能效。对比使用单个时域比较器的SAR ADC,本设计是已有文献中的最高速度。

关键词：时域比较器逐次逼近型模数转换器高精度低功耗分裂重组冗余算法

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12位1 MSPS低功耗逐次逼近型ADC设计

12位1 MSPS低功耗逐次逼近型ADC设计

引用

作者：潘子宇西安电子科技大学

学位级别：硕士

在国家政策的鼓励支持下,集成电路(IC)行业进入快速发展阶段。正是由于IC的快速发展,使得模拟芯片也在近几年有了更加广阔的应用领域。其中逐次逼近型模数转换器(SAR ADC)作为一种常用的模数混合芯片,它具有低功耗,易制造,利于集成等优... 详细信息

在国家政策的鼓励支持下,集成电路(IC)行业进入快速发展阶段。正是由于IC的快速发展,使得模拟芯片也在近几年有了更加广阔的应用领域。其中逐次逼近型模数转换器(SAR ADC)作为一种常用的模数混合芯片,它具有低功耗,易制造,利于集成等优点,且在实际设计中,可以很好的适应工艺转变的需求,这些优点使它在工业控制,生物医疗,传感器网络等需要中等工作速度以及转换精度的领域受到了极大的青睐。随着这些领域对使用电池供电设备的需求越来越频繁,为降低这些设备电池及供电元件的损耗程度,保证这些设备有着更长的使用寿命,以及更稳定的工作状态,SAR ADC的低功耗需求也变得更加受到重视。本论文基于低功耗的设计要求,设计了一款12位,1 MS/s采样速度的逐次逼近型模数转换器。首先对SAR ADC进行系统级建模,建模主要包含了以下两点内容:第一是从SAR时序逻辑角度出发,分别对比了同步时序逻辑和异步时序逻辑的优缺点,然后确定采用半同步时序逻辑来降低比较器的固定等待时间,提升电路速度;第二是通过计算不同电容开关时序的功耗,采用改进V-based电容开关时序,并通过分段“6位+6位”的结构设计减少DAC总电容个数,从而实现降低功耗以及减小版图面积的目标;其次在系统建模的基础上,设计每个子模块的电路和版图,通过采用自举开关使得开关的线性度提高,同时设计比较器为动态比较器,其目的也是为了满足SAR ADC低功耗的设计要求,着重分析了比较器的速度优化、失调电压和噪声性能等非理想因素。通过对电容进行蒙塔卡罗仿真来确定DAC电容阵列中单位电容的取值,并设计一种改进的SAR逻辑控制电路,这种电路相比较传统的D触发器型SAR逻辑电路,通过动态逻辑单元来减少D触发器数量,从而降低数字逻辑的复杂度和功耗。最后对SAR ADC电路进行版图设计,并在版图设计时遵守相应的设计规则、匹配性原则以及可靠性原则。本论文在基于TSMC 0.18μm的标准CMOS工艺下设计了12 bits,1 MS/s的SAR ADC,版图总面积为300μm*180μm,后仿真结果表明:当电源电压为1.8 V,采样速度为1 MS/s时,其ENOB为10.97位,SNDR为66.189 dB,SFDR为67.569 dB,且功耗为318μW,符合设计需求。

关键词：逐次逼近型模数转换器低功耗 VCM-based电容开关时序比较器半同步

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面向存算一体芯片的低功耗读出电路研究与设计

面向存算一体芯片的低功耗读出电路研究与设计

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作者：宋鑫宇江南大学

学位级别：硕士

基于非冯诺依曼架构的存算一体(Computing-In-Memory,CIM)芯片在处理卷积神经网络算法领域展现了独特的优势。该架构芯片的核心组成是存算器件构成的存算单元阵列,存算单元输入、处理和输出信号均为模拟信号,读出电路负责将存算单元以... 详细信息

基于非冯诺依曼架构的存算一体(Computing-In-Memory,CIM)芯片在处理卷积神经网络算法领域展现了独特的优势。该架构芯片的核心组成是存算器件构成的存算单元阵列,存算单元输入、处理和输出信号均为模拟信号,读出电路负责将存算单元以电流形式输出的运算结果进行取样量化。存算一体芯片意在突破冯诺依曼架构带来的访存功耗墙瓶颈,且该架构芯片中的阵列和读出电路具有高密度的寄生负载,因此面向存算一体芯片的低功耗读出电路研究与设计成为了一个重要的课题。本文设计的低功耗读出电路包括电流取样转换电路和模数转换器(Analog to Digital Converter,ADC)。读出电路的工作流程包括两个步骤,电流取样转换电路将存算单元的输出电流取样并转化成电压,模数转换器将电压量化输出。论文的主要工作内容如下:首先,研究存算一体芯片的应用领域及存算架构。卷积神经网络算法中,90%以上的运算都是矩阵乘法或加法运算,基于存算一体架构的芯片可以高效地在存算器件内实现该运算功能。读出电路负责将存算单元的运算结果量化输出,读出电路精度、速度、功耗和面积影响着存算一体芯片的运算精度,能耗比和集成度。综合考虑存算一体芯片对读出电路的需求,提出了基于新型电流取样转换电路和低功耗逐次逼近型(Successive Approximation Register,SAR)ADC的读出电路架构。接着,对新型电流取样转换电路展开设计。电流取样转换电路作为读出电路中的一个核心模块,负责将存算单元的电流信号取样并进行电流电压转换。本文设计的电流取样转换电路具有以下创新点:可以为存算单元的输出端提供稳定的钳位电压并进行高精度的电流取样;消除了复制电路中的器件靠近截止区带来的误差,支持在单电源系统中实现地轨输出的电流电压转换,下一级ADC无需再引入用来消除直流偏置的参考电压和缓冲电路;通过控制电路中的开关网络实现多量程的电压输出,可以根据存算单元数据稀疏度匹配ADC的动态范围。本文设计的电流取样转换电路有利于大规模的阵列集成,功耗主要由存算单元的输出电流决定。然后,设计一种8位5 MS/s的SAR ADC。SAR ADC作为读出电路中的另一个核心模块,负责将电流取样转换电路的模拟输出电压量化为数字信号,完成对存算单元信号的读出。在SAR ADC电路中,采样开关、比较器、模数转换器(Digital to Analog Converter,DAC)电容阵列基于模拟电路设计方法实现,采用带有自举电容的开关电路,消除采样保持的原始输入信号失真问题;采用具有较宽动态输入范围的比较器,引入预放大级和锁存结构,减小了SAR ADC的失调和功耗开销;采用电容上极板采样方式,减小了电容阵列的面积;SAR控制逻辑采用同步逻辑时序以适应不同速度的应用场合。最后,对读出电路进行版图设计及后仿验证。读出电路内核面积为80μm*90μm,在1.2 V工作电压下,带有寄生参数的读出电路后仿真结果为:读出电路整体功耗为85μW,信噪失真比为44.08 d B,无杂散动态范围达到了49.14 d B。结果表明,本文设计的读出电路具有低功耗,小面积和高精度的性能,符合存算一体芯片的应用需求。

关键词：存算一体读出电路低功耗电流取样转换电路逐次逼近型模数转换器

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带数字自校准的14位SAR ADC的研究与设计

带数字自校准的14位SAR ADC的研究与设计

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作者：蓝菁辉大连理工大学

学位级别：硕士

随着便携式设备、消费类电子以及无线通讯在当今社会中的高速发展，人们对模数转换器（ADC）的性能要求也日益提高。当前ADC的主要发展方向为高速、高精度与低功耗。逐次逼近型ADC（SARADC）凭借其结构简单、功耗低、易于集成等优点成... 详细信息

随着便携式设备、消费类电子以及无线通讯在当今社会中的高速发展，人们对模数转换器（ADC）的性能要求也日益提高。当前ADC的主要发展方向为高速、高精度与低功耗。逐次逼近型ADC（SARADC）凭借其结构简单、功耗低、易于集成等优点成为目前ADC研究中的重点，同时也是应用最为广泛的ADC之一。本文针对高精度以及高速SARADC技术进行了深入研究，提出了一种高速高精度SARADC的设计。　　电容元件在工艺实现过程中会不可避免地出现误差，这种无法预测且完全随机的电容失配误差极大地限制了SARADC能达到的精度。为了降低电容失配给SARADC带来的非线性影响，本文提出了一种基于复用低位电容自校准的SARADC电路结构，利用数模转换器（DAC）低位电容量化高位电容失配引起的误差电压，实现高位电容失配校准。该结构SARADC工作过程为失调误差提取与正常转换两阶段，失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储，在正常转换阶段将正常转化数字码与误差码求和得到最终的数字输出，实现电容失配自校准。同时，为了提高ADC采样速率，该电路基于分段结构将电容阵列分为三段，大程度降低了单位电容的使用数量。最终在55nmCMOS工艺下实现了本文提出的自校准SARADC结构，对设计的电路进行仿真测试，测试结果表明，在1.2V电源电压，80MSPS采样速率下，引入电容失配后电路功耗为3.72mW，有效位数（ENOB）为13.45bit，信噪失真比（SNDR）为82.75dB，相比未校准分别提高4.41bit，26.58dB。

关键词：逐次逼近型模数转换器电容失配分段电容结构

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一种高精度低功耗SAR ADC的研究

一种高精度低功耗SAR ADC的研究

引用

作者：王娜北京工业大学

学位级别：硕士

模数转换器（Analog to Digital Conversion，ADC）作为模拟信号和数字信号处理系统之间的桥梁，在数字信息系统中起到不可替代的作用。在众多类型的ADC中，逐次逼近型(Successive Approximation Register，SAR)ADC因其与当今的CMOS工... 详细信息

模数转换器（Analog to Digital Conversion，ADC）作为模拟信号和数字信号处理系统之间的桥梁，在数字信息系统中起到不可替代的作用。在众多类型的ADC中，逐次逼近型(Successive Approximation Register，SAR)ADC因其与当今的CMOS工艺之间具有更好的兼容性和天然的低功耗特性而倍受人们关注。然而，随着信号处理技术不断发展，对SARADC的性能提出了更高要求。因此，本论文对高精度低功耗的SAR ADC进行研究，主要内容如下:　　1.对高精度低功耗SAR ADC的核心模块数模转换器(Digital to Analog Conversion，DAC)进行研究。该DAC主要由开关阵列和电容阵列组成。首先，开关阵列采用上极板采样式Vcm开关阵列，一方面，上极板采样方式的采用，在降低开关切换功耗的同时，减小了电容阵列的面积，另一方面，引入Vcm电位，进一步降低了开关切换功耗。采用数据分析工具Matlab对该开关阵列进行行为级建模验证，结果表明，相对于传统开关阵列，该上极板采样式Vcm开关阵列节省了约95％的功耗;其次，电容阵列采用全差分的分段式电容阵列，一方面，利用全差分结构来抑制共模噪声，提高转换精度，另一方面，采用电容串联的方式，进一步减小电容阵列面积与功耗。另外，在综合考虑面积、功耗、精度等因素的情况下，分段电容阵列选取为高3位低6位(3/6)分段，其中单位电容确定为17伍;最后，基于TSMC-0.18μm CMOS工艺库与Verilog-A语言，利用集成电路设计工具Cadence，并结合数据分析工具Matlab对DAC电路的主要性能进行验证，结果表明，该DAC的微分非线性(Differential Nonlinearity，DNL)与(Integral Nonlinearity，INL)均小于等于±0.2个最小有效位(Least Significant Bit，LSB)，而且，当采样频率为22.7MHz时，其平均功耗仅为1.18nW。以上性能为后续高精度低功耗SARADC的实现奠定了基础。　　2.对高精度低功耗SAR ADC的采样开关、比较器和控制逻辑电路模块进行了研究。首先，对一款基于栅压自举结构的采样开关进行了研究，采用增加放电支路和充电回路的方式，加速采样管的关断和开启，同时，通过对采样管栅源电压的固定，实现了采样的高线性，进而实现了采样开关的高精度。采用TSMC-0.18μm CMOS工艺库，利用集成电路设计工具Cadence，对该采样开关的主要性能进行了验证，结果表明:它具有很好的采样开关特性，在采样阶段，输出信号可以很好地跟随输入信号变化;在保持阶段，采样结束瞬间的输入信号值被保持，且几乎不发生时延。另外，该采样开关的平均功耗仅为0.59nW;其次，对一款带有隔离结构的锁存比较器进行了研究，通过引入隔离结构，减小了锁存比较器的回馈噪声，稳定了输出，实现了其高精度。采用TSMC-0.18μm CMOS工艺库，利用Cadence工具对带有隔离结构的锁存比较器的主要性能进行验证，结果表明:该锁存比较器，可以实现250MHz的比较器速度、12位的高精度，且工作时的平均功耗仅为0.8nW;最后，为了ADC的工作时间，进而保证其高精度，对SAR控制逻辑电路采用同步时钟控制以及半时钟周期工作的方法进行设计。　　3.对高精度低功耗SAR ADC进行电路版图设计与性能验证。首先，基于TSMC-0.18μm CMOS工艺，对高精度低功耗SAR ADC的版图进行了设计，经过合理的布局，使得芯片面积仅为0.039mm2。接着，利用集成电路设计工具Cadence，并结合数据分析工具Matlab，对该SAR ADC电路的主要性能进行验证，结果表明，它的DNL与INL均远小于±1LSB，有效位数(Effective Number of Bits，ENOB)达到9.2bit，功耗仅为75μW，采样频率可达22.7MHz。

关键词：逐次逼近型模数转换器电路设计采样开关比较器

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高精度SAR ADC自校准技术研究与关键电路设计

高精度SAR ADC自校准技术研究与关键电路设计

引用

作者：戴鹏天津大学

学位级别：硕士

逐次逼近型(SAR)模数转换器(ADC)相比于其他类型的ADC,具备结构简单、功耗低、面积小的优势,被广泛应用于手持设备、移动终端和物联网传感器网络中。随着技术发展,系统往往对SAR ADC的精度提出了更高的要求(12 bit以上)。但芯片制造过... 详细信息

逐次逼近型(SAR)模数转换器(ADC)相比于其他类型的ADC,具备结构简单、功耗低、面积小的优势,被广泛应用于手持设备、移动终端和物联网传感器网络中。随着技术发展,系统往往对SAR ADC的精度提出了更高的要求(12 bit以上)。但芯片制造过程中的误差,将传统SAR ADC的精度限制在10 bit左右。为了达到高精度(12 bit以上)的目的,需要改进电路结构或者采用校准技术。本文针对提高SAR ADC精度,从电路结构和校准技术两方面展开研究。在电路结构方面,提出了一种三段式的主数模转换器(DAC)结构,在满足SAR工作原理的前提下,进一步缩小主DAC阵列的面积开销,同时也减小电容失配,提高ADC线性度,还降低整体功耗。在校准技术方面,完成了一种具备扩展性的自校准技术,该校准技术分为两部分:校准算法和校准DAC。校准算法以数字电路的形式实现,控制整个ADC的校准和转换,主要是完成在上电初期获取误差信息,然后在正常转换阶段将由误差信息得到的校准码补偿回DAC,达到校准的目的;校准DAC的作用是获取误差电压和回补校准电压,它由多段相同的子阵列并联组成,该校准DAC结构不仅可以提高校准效率,还可根据不同应用需求调节校准精度和量程。该校准技术可以通过改变校准DAC中子阵列的数量实现其精度的扩展,使得该校准技术可以适用于不同精度的SAR ADC设计。论文在此基础上,基于Global Foundry 0.35μm混合信号CMOS工艺,完成一款带自校准的14 bit、500 k S/s SAR ADC原理设计、仿真验证、版图设计等工作。仿真结果显示了校准算法对失配电容明显的校准效果,当输入模拟信号的频率为219 k Hz时,可将有效位数(ENOB)从校准前的11.66 bit改善到校准后的13.11bit。

关键词：自校准技术分段电容阵列高精度失配误差逐次逼近型模数转换器

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基于压力传感器的模拟前端电路设计

基于压力传感器的模拟前端电路设计

引用

作者：车来晟电子科技大学

学位级别：硕士

随着半导体技术的发展,压阻式压力传感器凭借着体积小、重量轻、灵敏度高的特点得到了日益广泛的应用。低功耗应用中的压阻式压力传感器通常要求较小的静态功耗,故传感器里电阻的阻值一般较大,电源电压较低,导致传感器的输出电压较小,... 详细信息

随着半导体技术的发展,压阻式压力传感器凭借着体积小、重量轻、灵敏度高的特点得到了日益广泛的应用。低功耗应用中的压阻式压力传感器通常要求较小的静态功耗,故传感器里电阻的阻值一般较大,电源电压较低,导致传感器的输出电压较小,因此它的输出信号需要模拟前端先进行信号放大和转换,再由后续系统进行处理。本文基于0.18μm CMOS工艺,设计了一个应用于压阻式压力传感器的模拟前端。首先,本文基于一款应用于触控屏的压阻式压力传感器的输出特性,逐步分析并确定了模拟前端的整体结构。为了降低功耗与面积,本文的模拟前端采用了双通道设计,每个通道内均有可编程运算放大器（PGA）和逐次逼近型模数转换器（SAR ADC）来实现对不同幅度信号的放大与量化,文中对模拟前端的工作时序进行了介绍。然后,本文详细介绍了模拟前端中SAR ADC的设计,核心模块包括DAC、比较器、预放大器、共模电压产生电路。DAC采用了一种阻容混合型结构以更好地实现面积与性能的折中,文中对DAC的工作原理、非理想因素进行了详细的分析;文中对比较器的失配进行了介绍,并采用了失调电压较低的静态比较器;通过对常见失调校准技术的分析与对比,与本设计相结合,确定了本设计的比较器失调校准方案,并依据失调校准的需求设计了一个高增益的全差分放大器;共模电压产生电路由电阻分压电路和一个接成单位增益负反馈结构的高增益运放构成,文中对该运放的结构进行了详细的分析。最后,本文对ADC和模拟前端进行了版图仿真。仿真结果表明:在采样频率116kHz,输入频率57kHz,电源电压2.8V,TT工艺角下ADC的有效位数达到了9.99位,信噪失真比为61.9dB,无散杂动态范围为75.57dB。整个模拟前端面积约为0.88mm2,正常工作时电路总电流约为2.19mA,且模拟前端可完成对微弱信号的放大与转换。

关键词：压力传感器模拟前端逐次逼近型模数转换器失调校准

来源：评论

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12bit 500KS/s低功耗SAR ADC设计

12bit 500KS/s低功耗SAR ADC设计

引用

作者：王辉东南大学

学位级别：硕士

在生物医疗的无线传感系统中,便携式、可穿戴或可植入式生物医疗设备广泛需要低功耗、中高精度（8-12 bit）模数转换器（Analog to Digital Converters,ADC）。逐次逼近型（Successive Approximation Register,SAR）模数转换器凭借其结... 详细信息

在生物医疗的无线传感系统中,便携式、可穿戴或可植入式生物医疗设备广泛需要低功耗、中高精度（8-12 bit）模数转换器（Analog to Digital Converters,ADC）。逐次逼近型（Successive Approximation Register,SAR）模数转换器凭借其结构简单和能效高等优势深受青睐。在低电压下,通过时间数字转换器（Time to Digital Converters,TDC）实现的时间域量化具有低功耗优势。论文设计了一款12bit 500KS/s采样率的低电压ADC,在系统架构上采用SAR ADC与TDC的混合结构,该结构结合了SAR ADC低功耗以及TDC在低电压下时间分辨率更大的特点。第一级SAR ADC完成9bit量化后,将电压余量转换为时间余量由第二级TDC完成剩余3.5bit量化,两级之间包含0.5bit冗余。论文提出了一种基于双向自举控制的低泄漏单次检测电压时间转换器（Voltage to Time Converters,VTC）。该VTC利用双向自举控制开关有效降低了泄漏电流,同时利用三态反相器作为阈值检测器降低了SAR ADC工作时电容阵列输出端变化的电压值对VTC产生误操作的概率,减小了动态功耗。采用双向自举控制模块后VTC的泄漏电流从原先的15n A降低到60p A,下降了两个数量级。电容阵列输出端电压能够稳定地保持,不会降低第一级SAR ADC的性能。第一级SAR ADC中的比较器采用时域比较器,可以实现不同输入值时比较器功耗的自适应调节,同时降低了比较器的失调电压。论文采用带校准支路的压控延迟单元构成的时域比较器可以保证比较器的工艺电压温度（Process,Voltage and Temperature,PVT）稳定性。基于TSMC 40nm CMOS工艺进行了电路和版图设计,核心版图面积为0.0443mm2。后仿真结果表明,在0.6V电源电压、500KS/s采样频率下,近奈奎斯特频率输入时,有效位数（ENOB）为10.56bit,无杂散动态范围（SFDR）为74.70dBc,信噪失真比（SNDR）达到了65.31dB,功耗为1.98μW,品质因数（FOM）为2.63fJ/conversion-step,满足了论文的设计指标要求。

关键词：逐次逼近型模数转换器时域比较器电压时间转换器时间数字转换器低电压

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一种12位1M S/s含冗余位SAR ADC的设计

一种12位1M S/s含冗余位SAR ADC的设计

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作者：闫瑞峰西安电子科技大学

学位级别：硕士

随着CMOS工艺的进步和数字信号处理能力的提升,以及近年来人工智能、5G、物联网、汽车电子等多个领域的高速发展,使得模拟信号与数字信号之间的转换模块显得尤为重要。模数转换器作为其中不可或缺的一部分,将前端采集的模拟信号转换为... 详细信息

随着CMOS工艺的进步和数字信号处理能力的提升,以及近年来人工智能、5G、物联网、汽车电子等多个领域的高速发展,使得模拟信号与数字信号之间的转换模块显得尤为重要。模数转换器作为其中不可或缺的一部分,将前端采集的模拟信号转换为数字信号,然后传输给后级数字信号处理电路。其中,逐次逼近型模数转换器(SAR ADC)由于结构简单,功耗低、能效高、易于集成等特点,广泛应用于医疗电子、汽车电子、消费电子等领域。如何在保持SARADC原有优势的基础上,进一步提高其精度,是当前SARADC设计领域一直以来的研究热点。本文基于对逐次逼近型模数转换器的研究,设计了一款12位1MS/s含冗余位的SARADC。首先,本论文设计全差分结构降低电荷注入效应等非理想因素的影响,有效扩展输入动态范围,从而提高转换精度;并设计半同步时序降低比较器的冗余延时,以此提升整体电路的速度,同时为阵列开关的建立留足时间,提升整体电路转换精度。其次,重点设计含三位冗余位的非二进制分段式电容阵列,完成对量化误差的校正,进一步提升精度。该阵列结构在不过多增加单位电容的个数和面积的情况下,减小分段式电容阵列中桥接电容的影响,合理利用冗余量完成对失调的校准,保证增加的三位冗余位可以提供足够的冗余码字空间。同时,设计改进式单调阵列开关,通过对所增加的三个冗余位电容进行拆分,实现在SARADC逐次逼近过程中对同一个电容的多次选择;这种方式一方面减小开关动作过程中引入的误差,另一方面避免操作多个电容引起的电容失配误差,在减小功耗的同时,提高整体电路转换精度。此外,本文还设计栅压自举采样开关电路来提高SARADC的线性度,保证后续量化过程的精度;设计前级预放大后级锁存的动态比较器电路,实现较高的精度与比较速度;设计SAR逻辑电路,利用动态逻辑单元结构,降低数字电路部分的功耗;设计数字校准电路将15位非二进制数字码校准为12位二进制数字码,实现对冗余位的算法校正。最后,对SARADC进行版图设计,关键模块版图均设计为对称结构来保证匹配性,同时采用隔离技术来降低寄生效应和耦合效应的影响。本文基于TSMC 0.18μmrf CMOS工艺,采用Cadence平台搭建SAR ADC整体电路。电路仿真结果表明,在1.8 V电源供电下,采样速率为1M S/s时,输入信号为236.08 KHz 的正弦波,其 ENOB 为 11.31 位、SNR 为 69.86 dB、SFDR 为 80.81 dB,功耗为196.2 μW,核心电路面积为0.09118 mm2。

关键词：逐次逼近型模数转换器冗余位分段电容阵列数字校准

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