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作者

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168 篇 中文

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深亚微米CMOS工艺下时间数字转换器的研究与设计

深亚微米CMOS工艺下时间数字转换器的研究与设计

引用

作者：韩威力中国科学技术大学

学位级别：硕士

近几十年来时间数字转换器(TDC)都被用在飞行时间的测量系统中,最近几年随着全数字锁相环研究的兴起,不断提高了对TDC性能的需求。工艺的进步缩短了逻辑门的延时,使得延时链TDC被应用到越来越多的系统中。但是片内的失配限制了 TDC的分... 详细信息

近几十年来时间数字转换器(TDC)都被用在飞行时间的测量系统中,最近几年随着全数字锁相环研究的兴起,不断提高了对TDC性能的需求。工艺的进步缩短了逻辑门的延时,使得延时链TDC被应用到越来越多的系统中。但是片内的失配限制了 TDC的分辨率和线性度。基于门控环形振荡器(GRO)的过采样TDC可以克服失配的难题,非常适合于宽动态范围和高分辨率的应用。但是,由于漏电流以及电荷分享这类非理想效应的存在,门控振荡器会产生时间斜移误差,时间斜移误差会增加GRO-TDC的带内积分噪声,同时产生死区效应,降低了 TDC的性能。本文提出了一种利用时间斜移整形技术的2-0级联结构的基于门控振荡器的△∑时间数字转换器。提出的TDC包含一个环形数字时间转换器和一个基于时域加法器的时间寄存器。数字时间转换器通过与GRO-TDC共享量化器从而无需校准并且降低了功耗。通过将GRO量化器的输出分割为MSB和LSB两部分,环形数字时间转换器的精度要求被进一步降低。利用该时间斜移整形技术,GRO的时间斜移误差被一阶整形,同时死区效应被消除。与此同时,实现了量化噪声的二阶整形。该项技术易于在宽带和低功耗方面得到应用。另一方面,我们提出了一种利用电荷泵和逐次逼近性模数转换器(SAR-ADC)的TDC。根据这种结构,我们可以通过提高电荷泵的电流和减小采样电容来提高TDC的分辨率。因此不再存在延时链TDC那样的分辨率限制。我们利用SAR-ADC基于它紧凑的结构,较好的可扩展性,极低的功耗,以及较小的面积。该TDC由于较小的面积和功耗,以及皮秒级的分辨率,非常适宜用于全数字锁相环中来实现低的带内相位噪声。

关键词：时间数字转换器时间斜移门控振荡器 △∑调制噪声整形时域电荷泵逐次逼近型模数转换器

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一种低功耗SAR ADC设计及开关切换方案研究

一种低功耗SAR ADC设计及开关切换方案研究

引用

作者：曾华林湘潭大学

学位级别：硕士

CMOS工艺尺寸的缩小推动了集成电路产业的飞速发展。目前,集成电路产品已广泛应用于生活中的各个领域,而作为集成电路系统中最重要的元器件:模数转换器(Analog to Digital Converter,ADC),它实现了自然界中原始模拟信号到数字信号的转换... 详细信息

CMOS工艺尺寸的缩小推动了集成电路产业的飞速发展。目前,集成电路产品已广泛应用于生活中的各个领域,而作为集成电路系统中最重要的元器件:模数转换器(Analog to Digital Converter,ADC),它实现了自然界中原始模拟信号到数字信号的转换,具有不可替代的作用。在不同类型的ADC中,逐次逼近型模数转换器(SAR ADC)凭借其结构简单、功耗低、面积小且与先进CMOS工艺兼容性好的独特优势,成为了中高精度和中等速度等应用中的首选结构,在工业控制、数据采集、医疗设备以及便携式电子设备等诸多领域中被广泛应用。本文基于130nmCMOS工艺,设计了一种12位精度,2MS/s转换速率的低功耗SAR ADC,其各子电路模块包括采样保持电路、比较器、电容DAC阵列以及逻辑控制电路。其中,采用栅压自举结构的采样开关,提高其线性度,减小了谐波失真;结合一种高能效开关切换DAC阵列,其减小了电容的面积的同时,也有效的降低了开关切换过程的动态功耗;比较器采用了两级结构的动态比较器,在时钟的控制下工作,不存在静态电流。本文采用了双电源供电技术,3.3V的模拟供电电压使得ADC对信号的处理范围增大,实现了较高的信噪比;1.2V的数字供电电压,降低了数字电路的动态功耗。在Cadence软件平台上,进行了整体电路设计,利用Spectre对电路进行仿真验证,最后,完成版图设计和后仿真。在2MHz的采样频率下,当输入信号频率为901.4kHz时,实现了 11.58位的有效精度,无杂散动态范围达到了 78dB,功耗小于350μW,品质因数为55fJ/conversion-step。此外,本文对电容开关切换策略进行了研究,提出了一种改进的高能效开关切换策略,相比传统结构,电容面积减小了 75%,切换功耗降低了 99.23%,这对低功耗SAR ADC的研究具有重要的意义。

关键词：逐次逼近型模数转换器高能效双电源供电品质因数开关切换策略

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高速低功耗SAR结构ADC的研究与设计

高速低功耗SAR结构ADC的研究与设计

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作者：卢新民东南大学

学位级别：硕士

近年来，随着数字信号处理技术在高分辨率图象、视频处理及无线通信等领域的快速发展，导致对高速、高精度、低功耗、可在片上系统集成嵌入的模数转换器(Analog to DigitalConverters，ADC)的需求量与日俱增。而逐次逼近型模数转换器(Su... 详细信息

近年来，随着数字信号处理技术在高分辨率图象、视频处理及无线通信等领域的快速发展，导致对高速、高精度、低功耗、可在片上系统集成嵌入的模数转换器(Analog to DigitalConverters，ADC)的需求量与日俱增。而逐次逼近型模数转换器(Successive ApproximationRegister, SAR ADC)具有速度、精度、低功耗和低成本的综合优势，因此相对于其他类型结构的ADC，SAR结构ADC在很多领域得到广泛的应用。\n 本项目结合无线传感网高速核心芯片整体设计的要求，研究设计了一个高速低功耗SAR结构ADC。该芯片的设计主要从速度、精度、低功耗等方面的进行综合考虑，在结构上，采用二进制电荷重分配电容阵列、自关断比较器(self-timing comparator)及其比较器失调校准电路、全定制数字逻辑控制电路等基本电路模块。文中详细阐述了相关电路设计思想并详细分析了其具体的性能指标要求，并对一些非理想性因素进行了初步的数学建模，依据模型提供的基本参数改进传统电路模块的设计，从而达到减小比较器的失调、电容阵列的大小和整体电路的功耗、提高数字逻辑单元电路速度等相关性能指标的要求。\n 本项目基于SMIC0.18μm1P6M工艺，其前仿真和后仿真在电源电压1.8V下，实现了SARADC在50MSPS采样率的速度条件下，能达到10bit的转换精度、功耗小于3mW等关键性指标。其整体电路版图核心面积为300μm×410μm，在完成版图设计后，进行了细致的后仿真，并成功进行了流片。芯片的测试结果表明，电路功耗满足项目要求，但由于测试环境的限制，其动态性能并未达到要求，论文最后分析并改进了测试方案。

关键词：逐次逼近型模数转换器失调校准电路电容阵列低功耗设计

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高速低功耗SAR ADC关键技术的研究

高速低功耗SAR ADC关键技术的研究

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作者：陈海文电子科技大学

学位级别：硕士

在许多应用中,诸如光通信系统,高速串行链路以及车载毫米波雷达系统,需要具有几,几十甚至超过一百GHz采样率的中等分辨率,低功耗,小面积ADC以支持其超高的数据吞吐量。对于这样的目标,具有子通道SAR ADC的时间交织ADC阵列作为近年来的... 详细信息

在许多应用中,诸如光通信系统,高速串行链路以及车载毫米波雷达系统,需要具有几,几十甚至超过一百GHz采样率的中等分辨率,低功耗,小面积ADC以支持其超高的数据吞吐量。对于这样的目标,具有子通道SAR ADC的时间交织ADC阵列作为近年来的实验数据的最佳选择被例示。不断提高的采样率和降低的成本需要更快的、拥有更高的或者至少不更差的功耗和面积效率的单通道SAR ADC。这样可以减少时间交织ADC的通道数量,进而有效减小校准的工作量和降低时间交织的成本。本文的重点在于高速低功耗SAR ADC关键技术的研究。在40nm CMOS工艺下,制造了两款SAR ADC（10位340MS/s和8位1.1GS/s）。在第一款10位340MS/s SAR ADC中,研究了改进的双尾型比较器,提出一种适用于辅助量程SAR ADC的CDAC结构和通透SAR逻辑,用于提高采样率和降低芯片面积与功耗。测量结果显示,1.2V电源电压下,采样时钟为340MS/s,SNDR、SFDR和ENOB的峰值分别为56.5dB、73.6dB和9.1。在第二款8位1.1GS/s SAR ADC中,提出了基于锁存器的SAR逻辑和作用于DAC的offset校正技术,并将其运用于无源残差电压传递的Two-step SAR ADC。ADC实现了高采样率,同时拥有优秀的功耗和面积效率。采用40 nm CMOS工艺,该ADC仅占用22?75μm2面积。在1.1GS/s采样率和580 MHz信号输入条件下,功耗为4.0 mW时,SNDR和SFDR分别为45dB和66dB,获得25fJ/conv.-step的FOMW。另外,测量的有效分辨率带宽大于3GHz。

关键词：逐次逼近型模数转换器高采样率低功耗小面积

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8bit 5GSps时间交织SAR ADC研究与设计

8bit 5GSps时间交织SAR ADC研究与设计

引用

作者：穆乃欣东南大学

学位级别：硕士

随着移动互联网与物联网技术的发展,电子系统对高采样速率、中等分辨率的模数转换器(ADC)需求越来越大。时间交织逐次逼近型模数转换器(TI SAR ADC)结合SAR ADC的中分辨率高速性能与时间交织架构的交织特点,使得ADC的转换速率成倍增长,... 详细信息

随着移动互联网与物联网技术的发展,电子系统对高采样速率、中等分辨率的模数转换器(ADC)需求越来越大。时间交织逐次逼近型模数转换器(TI SAR ADC)结合SAR ADC的中分辨率高速性能与时间交织架构的交织特点,使得ADC的转换速率成倍增长,在军事、工业、汽车、消费电子等领域有广泛应用。本文基于65nm CMOS工艺设计了一个5GS/s 8bit的八通道时间交织SAR ADC,首先针对单通道SAR ADC进行设计,通过Simulink系统仿真,分析了SAR ADC中非理想因素对性能的影响。整个ADC电路包含自举开关、带有后台失调校准的动态比较器、两个CDAC(SIG-CDAC与REF-CDAC)、异步时钟电路和逻辑控制电路。采用异步时序、2b/cycle方式提高ADC转换速度。一种改进栅压自举开关结构被采用以提高采样速度和线性度。为了解决CDAC建立不完全问题,引入了冗余位设计。CDAC电容阵列采用Vcm-based开关切换时序,降低开关功耗和比较器失调电压影响。多个比较器之间失调电压失配采用后台失调电压校准方式。动态比较器在双尾型结构基础上,增加额外回踢噪声抑制技术,具有高速、低回踢噪声的优势。在单通道SAR ADC基础上,设计了八通道时间交织SAR ADC,前端输入Buffer采用改进源跟随器架构,增加信号摆幅,提高带宽和驱动能力。基于环形计数器结构分频电路生成八相不交叠时钟用于各个通道的采样。同时还采用片外软件算法方式对时间交织ADC校准,其中失调失配和增益失配采用最小均方误差(LMS)联合校准算法,使有效位数提高至7bit以上。时钟偏斜失配采用自相关技术对各通道时钟偏斜值进行估计,利用数字微分滤波器对时钟偏斜进行校准,提高了有效位数。本文基于65nm CMOS工艺完成了5GS/s八通道时间交织ADC电路及版图设计,芯片核心面积为825μm×796μm,电源电压为1.2V时的功耗为83.71m W。后仿真结果表明,输入信号频率为2.48GHz时,有效位数为6.71bit,无杂散动态范围为40.99d B,DNL和INL分别为0.43LSB与0.68LSB,均满足指标要求。

关键词：逐次逼近型模数转换器时间交织多bit每周期时钟偏斜校准

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16bit高精度噪声整形SAR ADC的研究与设计

16bit高精度噪声整形SAR ADC的研究与设计

引用

作者：范学莲合肥工业大学

学位级别：硕士

随着模数转换器（Analog-to-Digital Converter,ADC）向低功耗高分辨率的趋势发展,逐次逼近型模数转换器（SAR ADC）凭借着面积小、功耗低的优点越来越备受关注。由于SAR ADC由于分辨率有限,并不合适高分辨率、低功耗的应用。而Sigma-De... 详细信息

随着模数转换器（Analog-to-Digital Converter,ADC）向低功耗高分辨率的趋势发展,逐次逼近型模数转换器（SAR ADC）凭借着面积小、功耗低的优点越来越备受关注。由于SAR ADC由于分辨率有限,并不合适高分辨率、低功耗的应用。而Sigma-Delta ADC因具有噪声整形的特性,可以实现较高的有效精度。但Sigma-Delta ADC中至少使用两个跨导放大器,功耗较高。因此,将Sigma-Delta ADC中噪声整形技术应用于SAR ADC中,形成噪声整形SAR ADC（Noise Shaping SAR ADC,NS SAR ADC）,能够在实现低功耗的前提下进一步提高SAR ADC的有效精度,成为该领域的研究热点。本文首先以3bit SAR ADC为例介绍了SAR ADC的工作过程,对其性能指标进行阐述,研究了SAR ADC本身的精度限制因素,包括电容阵列的线性特性和增益特性、比较器精度、采样开关线性度等,然后就其本身的噪声来源进行分析,探索了实现低噪声的技术;然后针对噪声整形技术,从信号处理的角度分析了NS SAR ADC的工作原理,阐述了当前NS SAR ADC中噪声整形的两中基础架构,即反馈式噪声整形和前馈式噪声整形,并对两种架构进行优缺点比较。本文的噪声整形架构实现了反馈结构与前馈结构的结合,首先在10bit NS SAR ADC中验证该架构的可行性以及对性能的优化程度,然后对16bit SAR ADC电路进行设计,最后将该噪声整形架构应用于16bit NS SAR ADC中,设计了一种反馈与前馈相结合的噪声整形方案。其中,反馈路径采用低增益动态放大器构成的二阶无损积分架构,低增益动态放大器不存在ΔVcm和gm/Id的限制,并且可以实现无损积分;前馈路径采用电压倍增的一阶无源整形架构,降低了SAR ADC电路的附加功耗。本文采用TSMC 65nm CMOS工艺,基于Cadence平台进行电路设计。10bit NS SAR ADC电路在电源电压为1.2V、输入信号幅度为1V、采样频率为25MHz、过采样率OSR为8时,SNDR为77.91dB,相较于10bit SAR ADC的SNDR提升了15.88dB。16bit NS SAR ADC在电源电压为1.2V、输入信号幅度为1V、采样频率为12.5MHz、过采样率OSR为8时,信号带宽BW为781.25k Hz,SNDR为90.93dB,功耗为856u W,相较于16bit SAR ADC的SNDR提升了9.67dB。

关键词：逐次逼近型模数转换器噪声整形高精度前馈式噪声整形反馈式噪声整形

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用于生物医疗系统的低功耗ADC的研究和设计

用于生物医疗系统的低功耗ADC的研究和设计

引用

作者：邓琳浙江大学

学位级别：硕士

近年来,随着集成电路技术的发展及其在生物医学领域的应用,使得微型化、智能化的生物医疗系统得以发展和实现,对于疾病的诊断和治疗、改善人的生活质量有重要意义。模拟数字转换器(Analog to Digital Converter, ADC)是生物医疗系统中... 详细信息

近年来,随着集成电路技术的发展及其在生物医学领域的应用,使得微型化、智能化的生物医疗系统得以发展和实现,对于疾病的诊断和治疗、改善人的生活质量有重要意义。模拟数字转换器(Analog to Digital Converter, ADC)是生物医疗系统中必不可少的关键模块,负责将模拟生物电信号转换为数字信号进行传输和处理。其中逐次逼近型ADC因其结构简单、功耗低、面积小等特点被广泛应用于生物医疗领域。论文针对生物医疗系统应用的需要,提出了一种12比特200KHz的低功耗SAR ADC.整个电路由采样保持电路、电荷再分配型DAC、时域比较器以及逐次逼近逻辑寄存器构成。其特点包括：采用一种改进的阶梯型时域比较器,结合提出的可重构双控制模式以实现比较器的低功耗、低噪声；采用基于整数分级电容阵列来降低功耗、提高精度；采用混合型开关策略,结合基于共模电压的开关策略和单调的开关策略达到降低功耗、节约面积的目的；同时,采用了多逻辑控制的时钟分配电路以降低功耗。整个设计基于UMC0.18μm工艺实现,采用0.9V供电电压。仿真结果表明,其中模拟数字转换器模块的SNDR约为70dB,有效位数为11.2比特,系统功耗为2.2μW, Fom为4.7fJ/c-s,ADC芯片核心面积为600μm×400μm,已交付流片。结果表明该模拟数字转换器符合生物医疗系统领域的低功耗、微型化以及高精度要求。

关键词：生物医疗系统逐次逼近型模数转换器低功耗阶梯式时域比较器

来源：评论

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一种低电压12bit 5MSPS SAR ADC的设计

一种低电压12bit 5MSPS SAR ADC的设计

引用

作者：李聪辽宁大学

学位级别：硕士

随着新时代科技的迅猛发展,应用在工程上的模数转换器(ADC)类型不胜枚举,其中逐次逼近型模数转换器(SAR ADC)凭借着速度和精度中等、功耗和成本低、结构简单等综合优势脱颖而出,并广泛应用在便携式仪表、工业控制以及数据/信号采集等领... 详细信息

随着新时代科技的迅猛发展,应用在工程上的模数转换器(ADC)类型不胜枚举,其中逐次逼近型模数转换器(SAR ADC)凭借着速度和精度中等、功耗和成本低、结构简单等综合优势脱颖而出,并广泛应用在便携式仪表、工业控制以及数据/信号采集等领域。本文基于1.2V低电压环境下设计了一款采样速率为5MSps、转换精度为12位的SAR ADC。论文首先讲述了ADC的工作原理及主要的性能参数并对几种主流的ADC类型进行了分析与比较,其次完成了SAR ADC中重要模块电路的设计并进行了整体电路的前仿真,最后完成了版图设计并进行了整体电路的后仿真。本文主要设计内容包括:第一,针对模数转换器(DAC)电容阵列设计,使用了分段式电容阵列结构,节约了大量面积;在电容和开关的连接方式上,采用的是将每个单位电容都与独立的开关连接构成一个整体小单元的结构,使其在版图设计时能够进行整体版图匹配,既解决了电容之间的匹配问题,又解决了电容与开关之间的版图匹配问题,从而降低了开关的电荷注入效应对DAC精度的影响。第二,对比较器模块电路的设计,采用的是三级预放大器级联加锁存器的结构,并利用输出失调存储(OOS)的方法来消除预放大器的失调电压。第三,针对采样/保持开关的电荷注入效应和时钟馈通误差等非理想因素对电路精度的影响,文中提出了一种互补CMOS加dummy管的开关结构有效的解决了此问题。第四,完成了对逻辑控制电路的设计,在实现为DAC电容阵列里的模拟开关提供控制信号的同时输出N位数字编码信号。本文基于SMIC 0.13μm标准CMOS工艺完成了对SAR ADC电路的设计与仿真,版图总面积为445μm×130μm。由后仿真结果显示信噪比(SNR)为67.60d B,信噪失真比(SNDR)为64.36d B,无杂散动态范围(SFDR)为67.97d B,总谐波失真(THD)为-65.78d B,微分非线性误差(DNL)为(-0.41～0.56)LSB,积分非线性误差(INL)为(-0.76～0.04)LSB,有效位数(ENOB)为10.4bit,功耗为1.2m V,品质因数(FOM)为178f J/conversion-step。

关键词：逐次逼近型模数转换器 DAC电容阵列失调消除低电压

来源：评论

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10bit高速SAR ADC的设计

10bit高速SAR ADC的设计

引用

作者：阚佳慧东南大学

学位级别：硕士

随着当今通信系统的不断发展,比如以太网收发器、高速无线系统以及光纤通信领域等,都对数字信号处理技术提出了更高的要求。而作为连接模拟信号和数字信号的桥梁,模数转换器(Analog-to-Digital Converter,ADC)的性能将会直接影响数字信... 详细信息

随着当今通信系统的不断发展,比如以太网收发器、高速无线系统以及光纤通信领域等,都对数字信号处理技术提出了更高的要求。而作为连接模拟信号和数字信号的桥梁,模数转换器(Analog-to-Digital Converter,ADC)的性能将会直接影响数字信号处理系统的性能。在中高速应用系统中,常需要中等分辨率以及数百兆采样率的模数转换器,逐次逼近型(Successive Approximation Register,SAR)ADC由于其结构简单、功耗低、成本低等特点被广泛使用。本文针对高速通信系统的应用需求,设计了一款10位200MS/s的高速SAR ADC。为了提高速度采用了异步时序,设计了基于比较器的异步自时钟逻辑,进一步压缩了时间。在栅压自举开关电路设计中,将采样管的衬底与电荷存储电容的底板相接,减少了信号馈通,提高了线性度。设计了带有一个冗余位的二进制比例重组的电容阵列CDAC,通过合适的冗余范围放宽了建立精度的要求;采用了基于分裂电容的单调式开关切换开关算法,保证了电压建立过程中比较器输入端的共模电平保持不变。比较器采用的是两级动态结构,降低了功耗,针对比较器在高速工作时可能出现亚稳态的现象,改进设计了一种亚稳态抑制电路,能在不明显增加延迟的情况下有效避免亚稳态;采用并行逐次逼近数字逻辑结构,实现了比较器与数字逻辑的并行工作,相比于传统的串行工作的数字逻辑,消除了位转换中的逻辑延迟,从而明显提升了整体的速度。论文基于TSMC 40nm CMOS工艺进行了电路与版图设计,其核心版图的面积为155μm×195μm。后仿结果表明,在1.1V电源电压,200MS/s的采样速率下,当输入信号为奈奎斯特频率时,SAR ADC的有效位数为9.68bit,信噪失真比SNDR为60.09d B,无杂散动态范围SFDR为68.95d Bc,功耗为1.84m W,FOM值为11.21f J/conv.-step,满足设计指标的要求,能够应用于高速通信系统中。

关键词：逐次逼近型模数转换器非二进制冗余亚稳态高速

来源：评论

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用于可穿戴医疗设备的低压超低功耗SAR ADC设计

用于可穿戴医疗设备的低压超低功耗SAR ADC设计

引用

作者：姜云龙大连理工大学

学位级别：硕士

传统医疗设备的体积大、功耗大、成本高,不便于实现长期、实时的病情监测。可穿戴医疗设备应运而生,但较差的续航能力成为限制其发展的主要障碍。模数转换器(Analog to Digital Converter,ADC)作为可穿戴医疗设备中主要的能量消耗电路之... 详细信息

传统医疗设备的体积大、功耗大、成本高,不便于实现长期、实时的病情监测。可穿戴医疗设备应运而生,但较差的续航能力成为限制其发展的主要障碍。模数转换器(Analog to Digital Converter,ADC)作为可穿戴医疗设备中主要的能量消耗电路之一,降低其功耗将显著提升可穿戴医疗设备的使用时长,因此ADC的低功耗设计意义重大。论文选取了能量利用率较高的逐次逼近(Successive Approximation Register,SAR)型ADC进行低功耗设计。主要做了如下工作:根据调研和应用需求确定了设计指标。对电路进行了0.5 V的低电源电压设计,使电路中的金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor,MOS)处于亚阈值区,由此产生的极低的电流对整体功耗的降低起了关键作用。根据常见的人体生理电信号的低频特点,特别地设置了2 k S/s的采样率,在保证采样到信号特征的前提下,尽可能地通过降低采样率来达到低功耗需求。参考国内外相关低功耗SAR ADC设计制定了10位的精度。完成了各模块的设计,尤其对主要耗电模块进行了低功耗设计。推导了几种典型的电容阵列式数模转换器(Digital to Analog Converter,DAC)的能耗公式,分析出低功耗DAC的结构特点以及开关策略,选用了只需两种电位即可实现较低功耗的5-5分段且逐位分裂的DAC电容阵列结构,相比于传统结构节省了约98.6%的能耗。比较器和SAR逻辑电路的选择侧重于无静态电流的动态比较器以及动态SAR逻辑电路。此外,设计了可实现高线性采样的自举采样开关。针对传统自震荡时序中存在的由于时序处理不当而产生的比较器误判的问题,提出了一种具有控制状态检测功能的高能效控制电路。通过将控制状态检测信号作用于SAR逻辑电路中,将其作为比较器时序产生的条件之一,来产生正确的比较器时序。经过仿真验证,达到了预期的效果。此外,该控制电路模块可以控制4个电容的下极板电位,提高控制效率的同时也降低了功耗。基于SMIC 0.18μm CMOS工艺进行了版图设计,版图核心面积为840μm×140μm。对含有寄生参数的版图进行了后仿真。结果表明,在0.5 V电源电压、2 k S/s采样率下,电路可达到的有效位数为9.68位,功耗为15.45 n W,品质因数为9.42 f J/conv-step。设计达到了国内外同期相关报道的水平。

关键词：逐次逼近型模数转换器超低功耗集成电路设计可穿戴医疗设备生物医学应用

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