检索结果-内蒙古大学图书馆

作者：陈海波东南大学

学位级别：硕士

逐次逼近型模数转换器(Successive Approximation Register Analog to Digital Converter, SAR ADC)作为奈奎斯特模数转换器的一大分支,和其他结构的模数转换器相比,具有功耗低,成本小,结构简单等特点,在无线传感网,有线通信,蜂窝电话,... 详细信息

逐次逼近型模数转换器(Successive Approximation Register Analog to Digital Converter, SAR ADC)作为奈奎斯特模数转换器的一大分支,和其他结构的模数转换器相比,具有功耗低,成本小,结构简单等特点,在无线传感网,有线通信,蜂窝电话,硬盘驱动,数据存储和数字视频等领域SAR ADC得到了广泛的应用。本课题基于中高速无线传感网的要求,设计了一款12bit 30MS/s低功耗SAR ADC。论文分别从提高ADC转换速度、精度和降低功耗三个方面研究并改进SAR ADC的各个模块电路。采用改进的栅压自举开关作为采样保持电路,提高了开关采样的线性度；采用分段电容式数模转换器(Digital to Analog Converter,DAC),减小了芯片面积,降低了动态功耗；高端电容阵列的高三位采用温度计编码,保证了DAC高位的单调性；分段电容阵列的版图采用共质心的布局方式,提高了电容的匹配精度；在预放大锁存比较器输入端添加回馈噪声减小电路,减小了回馈噪声；在预放大器输出端添加调节电阻,改善了比较器的延迟；SAR控制逻辑采用动态锁存器存储比较结果,减小了电路面积和动态功耗。本课题完成了SARADC各个模块版图和整体电路版图的设计,并给出了电路系统的仿真结果,最后给出了SARADC芯片的测试内容。本课题采用TSMC 0.35μm CMOS工艺设计了12bit 30MS/s低功耗SAR ADC,版图总面积为098mm2,电路后仿真结果是：采样率为30MS/s时,SAR ADC的信号噪声失真比达到69dB,无杂散动态范围达到76.1dB,有效位数达到11.2bit,电路总功耗小于13.4mW,仿真结果表明本设计完成的SAR ADC满足设计指标要求。

关键词：逐次逼近型模数转换器栅压自举开关数模转换器比较器

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高精度SAR ADC研究与设计

高精度SAR ADC研究与设计

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作者：王银浩电子科技大学

学位级别：硕士

近年来,中国的制造业开始逐渐从低端向高端迈进,使得国内对高端模拟芯片的需求不断增加。自2018年中美贸易战打响以来,国内高端制造业受到很大冲击,由于过去国内高端芯片大多从国外进口,国内对高端芯片的设计和生产都比较陌生,从而延缓... 详细信息

近年来,中国的制造业开始逐渐从低端向高端迈进,使得国内对高端模拟芯片的需求不断增加。自2018年中美贸易战打响以来,国内高端制造业受到很大冲击,由于过去国内高端芯片大多从国外进口,国内对高端芯片的设计和生产都比较陌生,从而延缓了中国高端制造业的发展。为了摆脱中国在高端芯片领域被美国牵制的局面,中国大力发展芯片产业,力争在高端芯片领域自力更生。模数转换器(ADC)作为连接现实世界和数字世界的桥梁,在高端模拟芯片中占据着重要地位。由于其设计难度高,测试周期长,导致其更新迭代慢。与面向普通消费类产品的低端ADC不同,高端ADC主要面向军事领域、医疗设备和精密测量领域,因此高性能ADC的国产化替代对我国高端制造业的发展具有重要意义。在ADC中,SAR ADC得益于高度数字化的结构,对于中低精度的应用来说,它具有很高的能效,对先进的工艺非常友好,而且受器件等比例缩小的影响较小。然而,对于精度稍高的场景,SAR ADC受到了明显的限制。比较器的噪声几乎将SAR ADC的精度限制在10位左右,而且它们的串行量化操作模式将速度大大限制在工作频率上。本设计基于SAR ADC结构,首先深入了解其工作原理,包括采样过程和量化过程;然后详细分析采样过程,重点分析其非理想因素造成的影响,如电荷注入和时钟馈通、采样噪声和非线性、采样精度等;之后详细分析电容阵列的翻转模式和阵列结构,并对不同的翻转模式和阵列结构进行了分析。对翻转方式和阵列结构进行了详细分析,深入讨论了不同翻转方式的能效和不同阵列结构的误差;然后深入分析了SAR ADC中的核心模块--比较器,详细计算了各种比较器的噪声,并根据计算结果对其进行了优化,在优化后的比较器基础上构建了采样频率为100MS/s、有效位数为12位的SAR ADC,并对其在不同工艺角进行了仿真,结果表明该设计具有良好的稳定性,在不同工艺角度下可以获得74d B的信噪比。本设计的FOMs为177.9d B,FOMw为5.33f J/conversion-step,获得了较高的品质因数。

关键词：逐次逼近型模数转换器动态比较器桥接电容阵列

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基于0.18um工艺的Pipeline-SAR ADC的设计

基于0.18um工艺的Pipeline-SAR ADC的设计

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作者：王耕耘吉林大学

学位级别：硕士

今天人们的生活离不开各种各样的电子设备,如智能手机、平板电脑和个人计算机等等。新兴的各种电子设备在物联网飞速发展的今天也层出不穷,比如智能手环和智能飞行器等。现代电子设备中必不可少的是形形色色的集成电路,集成电路将各种... 详细信息

今天人们的生活离不开各种各样的电子设备,如智能手机、平板电脑和个人计算机等等。新兴的各种电子设备在物联网飞速发展的今天也层出不穷,比如智能手环和智能飞行器等。现代电子设备中必不可少的是形形色色的集成电路,集成电路将各种功能元件集成到一片硅衬底上,在很小的面积上实现系统级的功能。由于电子设备的集成度越来越高,所以在很多电子系统的应用中,集成电路的功耗成为电子系统功耗的主要来源。而集成电路工艺的技术正如摩尔定律预言的那样,特征尺寸不断降低,单位面积上的晶体管数成倍增加。集成电路特征尺寸的下降使得人们进一步提高集成电路的集成度并且通过改善电路架构来进一步降低系统的功耗。然而,现实世界是以模拟信号存在的,模拟信号相对数字信号而言有几个特殊的性质,比如信号频谱趋于无穷、信号变化不规则等等。为了能够将数字处理技术稳定性高和处理能力强的特点应用到模拟域中,模数转换器作为一个桥梁出现了。现代模数转换器包含多种架构,比如Sigma-Delta ADC、Pipeline ADC、SAR ADC和Flash ADC等等。但是,由于模数转换器基本原理的限制,每种模数转换器都只能在特定应用领域发挥作用。其中,流水线型模数转换器由于很好地折衷了模数转换器的功耗、转换速度和转换精度三方面的性能指标,成为了中高速、高精度模数转换器的主流结构。本论文首先介绍了流水线模数转换器的基本原理,建立了一个2.5bit/Stage的14bit Pipeline ADC系统模型,对这个系统模型进行仿真分析同时对流水线模数转换器的各分电路进行功耗分析。然后,论文介绍了基于比较器和电流源的MDAC设计,同时以一个1.5bit/Stage采用比较器和双电流源架构的MDAC为例介绍了这种MDAC的设计要求和方法,并给出瞬态仿真结果。接着,介绍了14bit Pipeline SAR模数转换器的组成部分和电路功能,从三部分展开介绍,一是异步时钟逐次逼近型模数转换器的设计,另一个是采样保持电路的设计,最后是第一级MDAC的设计电路。最后,论文介绍了针对Pipeline SAR模数转换器各部分电路的仿真结果,包含异步时钟SAR ADC的仿真结果和14bitPipeline-SAR ADC的FFT结果。综上,本论文从两个角度出发探索Pipeline ADC的发展,一个是用比较器和电流源组合替代运算放大器的思路,另一个是采用高增益MDAC和异步时钟逐次逼近型模数转换器(SAR ADC)结合的方法。本论文设计了一款Pipeline-SAR模数转换器,在输入信号频率为1.22MHz的条件下,采样保持器的有效位数(ENOB)为14.8bit,模数转换器整体的仿真结果信噪比(SNDR)为73.2d B,有效位数为11.9bit。

关键词：流水线模数转换器增益增强型运算放大器增益自举开关异步时钟逐次逼近型模数转换器

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低功耗SAR结构ADC的研究与设计

低功耗SAR结构ADC的研究与设计

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作者：江敏伟东南大学

学位级别：硕士

随着数字信号处理技术的快速发展，模数转换器(AnalogtoDigitalConverters，ADC)作为模拟信号与数字信号的接口电路得到了非常广泛的应用。逐次逼近型模数转换器(SuccessiveApproximationRegister，SAR)由于其芯片面积小，转换精度高，... 详细信息

随着数字信号处理技术的快速发展，模数转换器(AnalogtoDigitalConverters，ADC)作为模拟信号与数字信号的接口电路得到了非常广泛的应用。逐次逼近型模数转换器(SuccessiveApproximationRegister，SAR)由于其芯片面积小，转换精度高，且能够达到较高的采样速率等优点，近些年来已逐渐成为各大高校、研究所、以及企业的研究热点。\n 本课题重点研究设计了一个低功耗电荷重分配型SAR结构ADC。该ADC采用分段电容阵列DAC与改进的开关次序，以减小芯片面积、降低系统功耗;利用电流源给动态比较器提供工作电流，以稳定比较器的输入失调电压;采用延迟逻辑单元，确保转换系统的工作时序;采取共质心的版图布局，以提高电容的相对匹配精度。文中对影响系统转换精度的开关非线性、节点寄生电容、以及比较器动态输入失调电压等非理想因素作了详细的分析和介绍，并给出了具体的仿真结果。\n 在TSMC0.18μm1P6M工艺下，采用1.8V电源电压，本课题设计实现的ADC在40MSPS的采样率下能够达到10bit的转换精度，其实际的版图面积为730μm×650μm。当输入信号频率接近20MHz时，后仿真得到的系统信号噪声失真比SNDR为56.8dB，无杂散动态范围SFDR为68.3dB，平均功耗为3.9mW。

关键词：逐次逼近型模数转换器延迟逻辑电路动态比较器输入失调电压

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不确定条件下分布式无源定位方法研究

不确定条件下分布式无源定位方法研究

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作者：杨德旺广东工业大学

学位级别：硕士

模数转换器(Analog-to-Digital Converter,ADC)作为将模拟信号转换为数字信号的桥梁,一直都是物联网系统的主要依靠和关键技术,逐次逼近型(Successive Approximation Register,SAR)ADC作为低功耗,中等速度和精度的代表被广泛应用于物联... 详细信息

模数转换器(Analog-to-Digital Converter,ADC)作为将模拟信号转换为数字信号的桥梁,一直都是物联网系统的主要依靠和关键技术,逐次逼近型(Successive Approximation Register,SAR)ADC作为低功耗,中等速度和精度的代表被广泛应用于物联网系统中。SARADC主要包括自举开关、电容阵列、电容开关、SAR逻辑模块等模块,为解决传统动态比较器在低共模电压漏电的缺点,本文提出一种新型动态比较器结构。在电源电压为900mV,差模电压为1mV情况下,本文提出的比较器最低共模电压为5 1mV,与传统StrongARM动态比较器和DoubleTail动态比较器相比,分别降低了 374mV和264mV;当输入共模电压低于阈值电压时,在中等的功耗下实现了最低的延时。为实现电容失配与功耗的良好折中,进行了数字模拟转换器(Digital-to-Analog Converter,DAC)电容阵列的对比研究与参数优化,特别研究了传统二进制加权电容阵列、整数倍加权电容阵列、C2C电容阵列、伪C2C电容阵列线性度。最终通过参数优选,在高3位采用传统二进制电容阵列,低9位采用C2C电容阵列的组合,实现电容失配与功耗的良好折中。进行开关切换逻辑进行理论分析,分别完成采用VCM-based、单调递减两种逻辑的控制电路。其中VCM-based控制单元引入Dummy管以减小时钟馈通,单调递减开关切换单元引入SAR逻辑完成信号READY,以减少不必要的开关切换,降低功耗。本文设计了两款SARADC,在第一款12位1MS/s SARADC中,采用VCM-based逻辑、异步时序与两级分段式电容阵列,在180nm CMOS工艺下,实现VDD为1.2V,采样时钟 1MHz,仿真结果为 ENOB 为 11.26bit,SFDR 为 80.5dB,THD 为-79.5dB,SNR 为 70dB,SNDR 为 69.5dB。DNL 为+0.8/-0.7LSB,INL 为+1.0/-0.3LSB,FOM 为67.7fJ/cov-step,功耗为 166.1μW。在第二款 12 位 500KS/s SARADC 中,采用单调递减逻辑开关时序,采用伪C-2C电容阵列以降低电容阵列面积,同步时序以进一步降低功耗,采用0.9V电源电压供电,版图面积为0.157mm2,仿真结果显示,SNDR为70.4dB,SFDR 为 80.5dB,有效位数为 11.33bit,DNL 为+0.5/-0.5LSB,INL 为+2.9/-1.9LSB,FOM 为 12.9fJ/cov-step,功耗为 16.6μW。相比于传统的 VCM-based SARADC 更进一步降低电路整体功耗。

关键词：逐次逼近型模数转换器动态比较器低功耗电容阵列

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12bits 1Ms/s低功耗SAR ADC设计

12bits 1Ms/s低功耗SAR ADC设计

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作者：马歆禹天津理工大学

学位级别：硕士

自然界中的任何信息都是一个模拟信号,它必须从模拟信号转换为数字信号,才能完成复杂的计算和存储数据的操作。在生物医学电子产品或便携式设备中,模数转换器(Analog-to-Digital,ADC)是传感功能中不可替代的组成部分。因此,ADC的设计者... 详细信息

自然界中的任何信息都是一个模拟信号,它必须从模拟信号转换为数字信号,才能完成复杂的计算和存储数据的操作。在生物医学电子产品或便携式设备中,模数转换器(Analog-to-Digital,ADC)是传感功能中不可替代的组成部分。因此,ADC的设计者需要在各项指标和功耗之间进行折中。在ADC的选择中,每种结构都有其不同的限制,如版图的面积、功耗、分辨率和速度等。由于逐次逼近型模数转换器(Successive approximation analog-to-digital converter,SAR ADC)具有低功耗、高分辨率、精度高、小尺寸等特点,在上述限制条件之间能达到较好的平衡,因此常被应用于需要长期使用的低功耗设备中。本文基于中芯国际(SMIC)0.18μm CMOS工艺,设计了一款电源电压为1.8V,有效位数(ENOB)为12位,采样率达1 MS/s的逐次逼近式模数转换器。并通过栅压自举电路和分段式电容DAC结构实现了相同精度和采样率条件下的低功耗结构:在采样开关部分,采用栅压自举电路结构确保了采样开关能够在较低的工作电压下获得比较稳定的导通电阻以及更高的线性度,确保了SAR ADC在较低的工作电压下实现预期设计的高精度,降低了系统的整体功耗;在比较器部分,通过优化了传统LATCH比较器的结构,降低了回踢噪声对输入信号的影响,从而提高了ADC的精度表现;电容DAC部分,采用分段式电容DAC结构通过将电容阵列分段,将总电容大小直接减小了一倍,功耗也随之减小了将近一倍,实现了低功耗的预期目标;在逐次逼近逻辑模块,由于本设计需要在精度与速度之间进行折中,且对精度的要求并不高,因此采用异步逻辑来实现对电容开关的控制,实现了相对于同步逻辑更高速、更低功耗设计效果。本文将对以上提到的部分进行详细的分析论述,并在最后部分进行了仿真验证。仿真显示,本设计的逐次逼近逻辑型数模转换器的在1MS/s采样频率下,输入为奈奎斯特频率信号时,其有效位数(ENOB)为11.5bit,信噪失真比(SNDR)为70.9dB,无杂散动态范围(SFDR)为86.1dB,功耗为1.33194mW,实现了预期设计目标,为该类芯片工程化提供一定技术参考。

关键词：逐次逼近型模数转换器异步逻辑低功耗开关电容

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一种应用于物联网的高精度SAR ADC

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微电子学与计算机 2024年第11期41卷 60-67页

作者：翁烜非魏聪周圻坤王仁平魏榕山福州大学物理与信息工程学院福建福州350116

基于180 nm CMOS工艺,设计了一种应用于物联网的14-bit逐次逼近型模数转换器(Successive Approximation Analog-to-Digital Converter,SAR ADC)。电容阵列采用分段和冗余技术,高段电容加入了两位冗余电容,在提高ADC的精度与线性度的同... 详细信息

基于180 nm CMOS工艺,设计了一种应用于物联网的14-bit逐次逼近型模数转换器(Successive Approximation Analog-to-Digital Converter,SAR ADC)。电容阵列采用分段和冗余技术,高段电容加入了两位冗余电容,在提高ADC的精度与线性度的同时也减少了版图面积。为了实现高精度,采用了一种基于电荷泵的失调电压降低技术的动态比较器,基于电荷泵的逐次逼近比较环路改变全动态预放大器两个输入晶体管的衬底电压差值,有效的补偿了失调电压,最终稳定在一个小的失调步长内。相比于传统静态预放大器,全动态预放大器节省了更多的功耗,相比于现有电荷泵补偿技术,使用更加简单的校准逻辑,大大减少数字电路的开销。动态器件匹配(DEM)技术用于提高电容阵列最高3位的电容的匹配度,将最高3位的电容拆分为大小相等的7个电容,让电容转换过程中,被选中的概率相同,将电容失配的误差平均化,从而将谐波平均分布到频域范围,以减少电容失配的影响。仿真结果表明,在采样频率为4 kS/s时,供电电压为1.8 V的条件下,无杂散动态范围为94.9 dB,功耗为1.002μW,有效位数为13.01 bit。

关键词：物联网逐次逼近型模数转换器高精度比较器分段电容阵列低功耗

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一种基于冗余位结构CDAC的12 bit SAR ADC

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北华大学学报（自然科学版） 2024年第6期25卷 825-832页

作者：都文和韩波宋昊洋王梦梦齐齐哈尔大学通信与电子工程学院黑龙江齐齐哈尔161006

提出一种基于非二进制冗余位结构CDAC的12 bit全差分逐次逼近型模拟数字转换器(SAR ADC)。传统SAR ADC中CDAC的单位电容数量随位数指数增长,且采用全差分结构的电容数量是单端结构的两倍,导致CDAC建立时间过长。为此,设计一种加入冗余... 详细信息

提出一种基于非二进制冗余位结构CDAC的12 bit全差分逐次逼近型模拟数字转换器(SAR ADC)。传统SAR ADC中CDAC的单位电容数量随位数指数增长,且采用全差分结构的电容数量是单端结构的两倍,导致CDAC建立时间过长。为此,设计一种加入冗余位的分段式电容阵列,减少单位电容数量,提高CDAC建立速度。动态比较器的比较速度快,会导致数字码误判,通过加入冗余位弥补比较器对数字码误判的缺陷;采用底板采样技术,避免沟道电荷注入和时钟馈通,提高采样精度;采用SMIC 130 nm CMOS工艺。在电源电压1.2 V、20 MS/s采样率下,对1024点FFT仿真。结果显示:当输入频率(9.824 MHz)接近奈奎斯特频率时,该ADC的整体信噪失真比(SNDR)达到72.42 dB,有效位数(ENOB)达到11.73 bit;无杂散动态范围(SFDR)达到88.4 dBc,功耗为1.29 mW。

关键词：逐次逼近型模数转换器非二进制冗余位分段电容底板采样

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应用于24G雷达芯片系统的12 bit 50 MS/s SAR ADC

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电子设计工程 2024年第12期32卷 65-70页

作者：张鸣陈磊郑喜鹏郝建娇上海电力大学电子与信息工程学院上海201306

针对24G雷达芯片的设计需要,设计了一款12 bit、采样率为50 MS/s的逐次逼近型模数转换器(SARADC)。整体架构采用全差分形式,采用改进型的分裂式电容阵列,提高CDAC的建立速度。同时,采用二进制重组权重的冗余校正算法,进一步提高系统线... 详细信息

针对24G雷达芯片的设计需要,设计了一款12 bit、采样率为50 MS/s的逐次逼近型模数转换器(SARADC)。整体架构采用全差分形式,采用改进型的分裂式电容阵列,提高CDAC的建立速度。同时,采用二进制重组权重的冗余校正算法,进一步提高系统线性度。利用优化的Strong-arm比较器结构,与异步时序配合,提高ADC的工作速度。电路采用SMIC 40 nmCMOS工艺进行设计,后仿真结果表明,在电源电压为1.1 V,采样率为50 MS/s下,输入信号频率约为5 MHz的正弦信号,无杂散动态范围为80.6 dBc,信噪失真比为71.5 dB,有效位数能够达到11.58 bit。

关键词：逐次逼近型模数转换器分裂式电容阵列二进制重组权重冗余异步时序

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新品发布

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今日电子 2001年第10期 56-66页

集成电路 12位逐次逼近型模数转换器 AD7490是一种12位、1MSPS的逐次逼近型ADC,它的高速度和16通道可以满足通信和工业、医疗数据采集系统的要求。它还具有一个受屏蔽寄存器控制的序列发生器,允许在选定的通道上

关键词：逐次逼近型模数转换器 http www PSpice 回波消除器椭圆曲线密码系统差分结构保险丝今日电子输出电压混合信号电路输出电流连接器插头座近程传感器

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