检索结果-内蒙古大学图书馆

作者：陈吉荣东南大学

学位级别：硕士

可移动穿戴设备应用场景需要高精度、低功耗的模数转换器（Analog-to-Digital Converter,ADC）,而逐次逼近型（Successive Approximation Register,SAR）模数转换器具有结构简单、低功耗以及良好的工艺缩减性等特点优势。因此,SAR结构... 详细信息

可移动穿戴设备应用场景需要高精度、低功耗的模数转换器（Analog-to-Digital Converter,ADC）,而逐次逼近型（Successive Approximation Register,SAR）模数转换器具有结构简单、低功耗以及良好的工艺缩减性等特点优势。因此,SAR结构是一种非常好的架构方案,特别是在先进工艺下。论文设计了一款16位低功耗逐次逼近型模数转换器,采样率为100k S/s。该SAR ADC采用粗细转换级（Subranging）的系统架构,主要目的是利用粗转换级来降低细转换级高位大电容的切换功耗。粗转换级SAR ADC先完成高6位的量化,然后通过检测跳跃算法（Detect-and-skip Algorithm,DAS）切换细转换级相应位的电容,细转换级继续完成剩余13位的量化,其中包括3位冗余位。ADC采用底板采样方式以及Vcm-based开关电容切换算法。论文设计了8-5-4三段式分段电容DAC,并基于设计的分段电容结构特点,提出了一种比较器失调校准方法。该方法利用中段电容阵列和低段电容阵列中未参与逐次逼近切换过程的部分电容来分别构建失调校准电容阵列Ccal1和Ccal2,其中Ccal1主要控制失调电压的“覆盖”范围,而Ccal2则主要控制失调电压的校准精度。在本文的设计中,理论上能够将比较器失调电压校正到1/4LSB的精度。另外,论文还采用了前台校准方法来校准电容失配。为了简化时序设计,论文采用同步时序。论文基于TSMC 40nm CMOS工艺完成了电路和版图设计,核心版图面积约为0.762mm2。在没有电容失配校准的情况下,后仿真结果显示,电源电压为1.1V,输入信号为近奈奎斯特频率时,ADC的有效位数ENOB为10.79bit,信噪失真比SNDR为66.74d B,无杂散动态范围SFDR为75.01d B,功耗为0.25m W,品质因数Fo Ms为149.75d B,满足设计要求。

关键词：逐次逼近型模数转换器高精度低功耗同步时钟

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高精度逐次逼近型模数转换器的研究与设计

高精度逐次逼近型模数转换器的研究与设计

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作者：许童睿电子科技大学

学位级别：硕士

高精度逐次逼近型模数转换器(SAR ADC)随着数字时代的到来在各个领域的需求与日俱增。本工作所设计的一款SAR ADC具有14位的精度和1MSPS(Sample per Second)的采样率,论文的主要贡献如下:一.本文根据传统电容型DAC(Digital-to-Analog Co... 详细信息

高精度逐次逼近型模数转换器(SAR ADC)随着数字时代的到来在各个领域的需求与日俱增。本工作所设计的一款SAR ADC具有14位的精度和1MSPS(Sample per Second)的采样率,论文的主要贡献如下: 一.本文根据传统电容型DAC(Digital-to-Analog Converter)和传统电阻型DAC的工作原理以及两种结构应用于高精度SAR ADC时所带来的问题,采用电容电阻混合型DAC结构,具体为“8+6”的高位电容低位电阻结构。该DAC结构可以有效减少单位电容的数量,减小DAC模块面积的同时缓解电容寄生效应带来的影响。二.本文对电容工艺失配造成的影响进行分析并根据工艺失配遵循的统计学原理提出电容排序并重组的数字前台校准方案。在MTALAB中对该校准方案进行建模验证,当电容失配标准差σ=0.2%时进行1000次蒙特卡洛仿真,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)平均值由校准前的76.16d B提升至85.01d B;无杂散动态范围(Spurious Free Dynamic Range,SFDR)平均值提升19.68d B,由82.24d B提升为101.92d B;有效位数(Effective Number of Bits,ENOB)平均值从12.36位提高为13.83位。静态性能指标微分非线性(Differential Nonlinearity,DNL)和微分非线性(Integral Non-linearity,INL)范围分别由[+1.2LSB,-0.4LSB]和[+1.5LSB,-1.5LSB]提高为[+0.33LSB,-0.23LSB]和[+0.57LSB,-0.4LSB]。三.本文通过对采用差分压控延迟线和二进制鉴相器的时域比较器的失调以及噪声进行分析,综合考虑设计的精度,面积以及速度等因素,采用十一级差分压控延迟线,其输入参考噪声为11.19μV。同时使用一种自适应校准方式对比较器失调进行校准,通过使用两个电流源以及一个校准电容,根据每次比较结果对电容进行充放电实现校准,校准后比较器失调电压由918.8μV下降为105.3μV,符合设计需求。基于CMOS 180nm工艺,在Virtuoso中对14位SAR ADC的整体电路进行搭建。PVT(Process,Voltage,Temperature)前仿真结果显示SNDR和SFDR在各种仿真条件下分别保持在80d B和95d B以上。整体电路版图面积为2381μm×2857μm。对版图提取寄生参数,PVT后仿真SNDR均保持在70d B以上,SFDR均大于82d B。在引入电容失配且使用电容排序重组校准算法进行校准后,SNDR和SFDR分别提升2.31d B和3.78d B。对流片后的芯片进行测试,在100k SPS采样率并开启电容失配校准时,芯片实测SNDR为69.75d B,SFDR为83.77d B,ENOB为11.29位,DNL和INL范围分别为[+1.77LSB,-1LSB]和[+4.32LSB,-4.26LSB],Schreier FOM(Figure of Merit)为140.36d B,相较于校准前均有提升。

关键词：逐次逼近型模数转换器混合电容电阻阵列时域比较器失配校准算法

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二阶误差反馈型失配误差整形逐次逼近型模数转换器的研究和设计

二阶误差反馈型失配误差整形逐次逼近型模数转换器的研究和设计

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作者：施雨达福州大学

学位级别：硕士

随着科技不断的发展,人们对电子信息越来越重视,对传感器的需求也在持续不断地增长。大部分传感器都需要通过模数转换器将自然界的模拟信号转换为数字信号,再传送给计算机进行处理。随着仪器设备不断改进,对模数转换器的指标要求也不断... 详细信息

随着科技不断的发展,人们对电子信息越来越重视,对传感器的需求也在持续不断地增长。大部分传感器都需要通过模数转换器将自然界的模拟信号转换为数字信号,再传送给计算机进行处理。随着仪器设备不断改进,对模数转换器的指标要求也不断提升,包括了模数转换器的精度要求,因此研究进一步提高模数转换器精度的方法是非常有前景和有意义的。逐次逼近型模数转换器在生物医疗领域和可穿戴式智能设备被广泛使用,近年来生物医疗和智能设备发展都十分迅速,对逐次逼近型模数转换器的要求也逐渐提高。电容失配和噪声是限制其精度进一步提升的瓶颈,为了解决电容失配这一瓶颈,许多方案也随之诞生。最常用的方法有校准方法和动态元件匹配方法,校准又分为前台校准和后台校准,动态元件匹配方法根据不同的选择方法分为随机选取、数据加权平均、随时钟平均等各种方法。本文使用的是和两者不同的方法,误差反馈型失配误差整形的方法,与校准方法相比它不需要获取确切的失配数据,与动态元件匹配方法相比它在高精度的模数转换器上消耗的硬件成本大大降低。但是该方法会带来动态范围损失的问题,本文也使用了预测的方法进行补偿消除了这一问题。本文先介绍了模数转换器和逐次逼近型模数转换器的研究背景和研究现状,说明本文的研究意义。再介绍了逐次逼近型模数转换器的基础知识。然后介绍了二阶阶误差反馈型失配误差整形原理并使用MATLAB对其进行了系统建模仿真,并对比其他结构分析效果。然后使用Cadence进行电路设计、版图设计,从前仿和后仿对比分析该结构的效果。最后拟定了测试方案。本文基于SMIC 180nm工艺,基于Cadence virtuoso IC617进行芯片电路的设计和仿真。本文使用了Vcm-based开关切换方案,设计了分段式的电容结构,带有三级预放大的动态比较器,还加入了预测和计算的逻辑。本文设计出了二阶误差反馈型失配误差整形结构的16位精度的逐次逼近型模数转换器,工作电压为3.3V,采样率为500k S/s,在输入信号为-2.07d BFS差分正弦信号,功耗为8.382m W,在250k Hz带宽内SNDR为93.95d B,有效位数达到15.31bit,基于SNDR的Fo M为168.7d B,芯片已经完成流片,芯片面积为1.8mm2。

关键词：逐次逼近型模数转换器精度电容失配误差反馈型失配误差整形预测

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16位1MSPS逐次逼近型模数转换器的研究与设计

16位1MSPS逐次逼近型模数转换器的研究与设计

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作者：冯昱淋电子科技大学

学位级别：硕士

在数字信号处理技术高速提升的当代,模数转换器成为了电子电力系统中最为重要的模块之一,是数字模拟世界与数字世界的桥梁。近些年来,随着医疗成像、移动设备以及军用雷达等领域的高速发展,对模数转换器的需求量越来越大,性能要求也越... 详细信息

在数字信号处理技术高速提升的当代,模数转换器成为了电子电力系统中最为重要的模块之一,是数字模拟世界与数字世界的桥梁。近些年来,随着医疗成像、移动设备以及军用雷达等领域的高速发展,对模数转换器的需求量越来越大,性能要求也越来越高。逐次逼近型模数转换器得益于其低功耗、结构简单、工艺兼容性强等优点,备受学术界与工业界的关注。本文对高精度逐次逼近型模数转换器的关键模块进行研究与设计,包括:电容式数模转换器、校准算法、比较器、时钟与逐次逼近逻辑电路。针对高精度逐次逼近型模数转换器设计中的问题,介绍了一些用于提高精度、提高速度以及降低功耗的关键技术。在CDAC的设计中,为了减小电容面积,采用三段式CDAC,电容阵列中加入冗余位,用于容忍错误以及扩大校准范围。CDAC采用分裂电容结构,降低开关切换的功耗。本文采用低位校准高位的数字前台校准算法校准电容失配,提高模数转换器的线性度。文中详细介绍了校准算法的工作原理,分析校准算法具体实现所面临的问题,并给出解决方案。本文设计一种带失调校准的高精度、低噪声动态比较器,详细分析了动态比较器的增益、噪声以及失调。动态比较器采用预放大锁存结构,预放大器采用积分型放大器,获得更好的噪声性能,失调校准采用自动归零技术。本文采用异步逻辑电路,并且设计了一种频率可调节的时钟,在模数转换器校准时可以降速校准,获得更准确的校准结果,也可使模数转换器降速工作,获得更好的动态性能。最后,采用180nm CMOS工艺实现了一款带数字前台校准算法16位1 MSps的逐次逼近型模数转换器,经过流片测试,当输入信号为1KHz的满幅正弦信号时,芯片的ENOB为14.04,THD为-101.7dB,SFDR为100.07dB,功耗为5.85m W,品质因数FoMs为165.63dB。

关键词：逐次逼近型模数转换器数字前台校准动态比较器高精度

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20MS/s 12bits逐次逼近型模数转换器设计

20MS/s 12bits逐次逼近型模数转换器设计

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作者：郭玉萍吉林大学

学位级别：硕士

近年来,半导体工艺尺寸逐步缩小,因此芯片可以在提高速度的同时降低面积和功耗,而数字设计也得益于工艺进步迅速发展。模数转换器(Analog-toDigital Converter)具有将模拟电信号转变成数字电信号的功能,始终是学者和企业的研究热点之一... 详细信息

近年来,半导体工艺尺寸逐步缩小,因此芯片可以在提高速度的同时降低面积和功耗,而数字设计也得益于工艺进步迅速发展。模数转换器(Analog-toDigital Converter)具有将模拟电信号转变成数字电信号的功能,始终是学者和企业的研究热点之一,广泛应用于民用、军用和工业传感器中。高精度、高速、高能效的结构始终是ADC电路设计者面临的巨大挑战。其中,逐次逼近寄存器模数转换器(SAR ADC)已成为实现高能效的流行架构,广泛应用于实际生活中,因此本文设计了一款采样速率为20MSps精度为12bits的逐次逼近型模数转换器。本篇论文展示了在MATLAB建模下本设计和传统SAR ADC的性能对比,并且详细介绍了整体和各部分模块的设计与验证方法。本设计采用了基于电荷重分配原理的分段式电容阵列,两段的有效精度分别为7bits和5bits,并通过桥接电容连接实现。本设计采用了多种冗余方式,包括sub-radix2技术和添加补偿电容,同时桥接电容的取值也保证了冗余。第一段DAC中采用了相关反向开关技术(CRS),在逐次逼近的过程中尝试重用先前的电容器。这会逆转由先前电容引起的误差,减轻由电容器失配引起的静态DAC非线性影响,从而改善SAR ADC的线性度。这些机制在速度和分辨率之间提供了更好的平衡,并为更高的采样率和更好的电源效率铺平了道路。建立时间,逻辑延迟和比较器延迟是限制ADC速度的关键因素。为了解决这个问题,本设计采用异步控制逻辑,合理设计电容阵列、数字电路部分与比较器的结构与尺寸。本论文设计的SAR ADC整体面积为230μm×140μm各模块供电电压为1.8V。当采样频率为20MSps,输入信号接近奈奎斯特频率时,电路前仿真的ENOB为11.40bits,SNDR和SFDR分别为70.4d B和80.4d B。电路后仿真的ENOB为10.86bits,SNDR和SFDR分别为67.1d B和69.8d B。SAR ADC的总体功耗为688.52μW,FOM为26.24f J/conv-step。在0.18μm工艺下完成了对该电路的设计与仿真。

关键词：逐次逼近型模数转换器电容失配相关反向开关技术 StrongARM

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一微秒十位逐次逼近型模数转换器

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西北电讯工程学院学报 1981年第Z1期 78-85页

作者：赖茂宏

本文讨论为数字动目标检测系统试制的1μs 10位逐次逼近型模数转换器;着重讨论提高速度问题,并对静态精度作一些分析。

关键词：逐次逼近型模数转换器比较器仪表电工仪表变换器数模转换器共基极电路前馈放大器移位寄存器

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基于CMOS工艺的10位逐次逼近型模数转换器设计分析

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盐城工学院学报（自然科学版） 2006年第4期19卷 42-45页

作者：季红兵南通大学电子信息学院江苏南通226007

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中,比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此,具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器,... 详细信息

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中,比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此,具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器,对比较器的电路结构和工作原理有较详细的论述。

关键词：逐次逼近型模数转换器比较器数模转换器

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单通道10比特160M采样率的逐次逼近型模数转换器的研究

单通道10比特160M采样率的逐次逼近型模数转换器的研究

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2013年全国博士生学术论坛——电子薄膜与集成器件

作者：卢宇潇李哲孙麓周健军上海交通大学微电子学院上海200240

高速高精度模数转换器是近年来国内外热门的研究课题.本文描述了一个单通道10比特160Ms/s采样率的逐次逼近型模数转换器,使用TSMC 65nm工艺及1.2V电源电压.为了实现高速,在逐次逼近逻辑方面提出了"开窗式"的异步时钟,大大减... 详细信息

高速高精度模数转换器是近年来国内外热门的研究课题.本文描述了一个单通道10比特160Ms/s采样率的逐次逼近型模数转换器,使用TSMC 65nm工艺及1.2V电源电压.为了实现高速,在逐次逼近逻辑方面提出了"开窗式"的异步时钟,大大减小了逻辑延时.此外,采用了分段式电容阵列来减少总输入电容,并加入了两位冗余位以缓解电容充电不足并防止比较器错判.同时,为了进一步提速和节省面积,采用带预充电的采样自居开关电路.测试结果显示,该模数转换器可以在时钟频率为160MHz,输入为30MHz时,获得52.9dB的信噪比及65dB的无杂散动态范围.整个芯片耗电9.5mW,核心面积为250*200um2.

关键词：逐次逼近型模数转换器分辨率技术体系结构优化

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ADI新一代高精度逐次逼近型模数转换器AD4003和AD4000

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世界电子元器件 2016年第11期 21-页

ADI近日推出新一代高精度逐次逼近型(SAR)模数转换器(ADC)AD4003和AD4000,以独特的方式将高性能、低功耗、小尺寸和易用性结合于一体。这些集成电路芯片不仅能够确保移动测试和测量仪器在现场持续工作更长时间,同时还能提高测量精度和... 详细信息

ADI近日推出新一代高精度逐次逼近型(SAR)模数转换器(ADC)AD4003和AD4000,以独特的方式将高性能、低功耗、小尺寸和易用性结合于一体。这些集成电路芯片不仅能够确保移动测试和测量仪器在现场持续工作更长时间,同时还能提高测量精度和可重复性。两款新器件有助于开发尺寸更小的仪器,可靠近受测传感器放置,或容纳更多的数据采集通道。具有这些特性的仪器可提高现场测试的效率,降低新产品表征时间相关成本。

关键词：逐次逼近型模数转换器 AD4000 AD4003 ADI 高精度

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全并行—逐次逼近混合型模数转换器的设计与研究

全并行—逐次逼近混合型模数转换器的设计与研究

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作者：余文成合肥工业大学

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随着CMOS半导体工艺的迅速发展,数字信号处理技术得到了很大提高。相对于模拟信号,数字信号有着更高的可靠性、简便性以及灵活性等优点,因此数字信号处理已成为现代信号处理的主流方式。模数转换器(Analog-to-Digital,ADC)作为连接模拟... 详细信息

随着CMOS半导体工艺的迅速发展,数字信号处理技术得到了很大提高。相对于模拟信号,数字信号有着更高的可靠性、简便性以及灵活性等优点,因此数字信号处理已成为现代信号处理的主流方式。模数转换器(Analog-to-Digital,ADC)作为连接模拟信号和数字信号的纽带,需要先将自然界中的模拟信号转换成数字信号后,系统才能利用数字信号处理的方式处理模拟信号。因此,人们对ADC的需求越来越强烈,同时对其研究也日益受到关注。逐次逼近型(successive approximation register,SAR) ADC因其结构简单、功耗低、面积小等优点而获得广泛运用。基于传统结构的N比特SAR ADC每完成一次转换都需要进行N次比较,而每次的比较速度又受限于电容型数模转换器(Digital to Analog Converter,DAC)的建立时间和逻辑控制电路的传递延迟。因此,传统结构的这种缺陷阻碍了 SARADC向高速高精度领域的发展。全并行模数转换器(Flash ADC)由于结构和工作原理相对简单,因此其转换速度非常高。但是随着ADC位数的增加,其面积和功耗成指数型增长,因此给ADC的高精度设计带来了挑战。全并行—逐次逼近混合型模数转换器(Flash-SARADC)是一种将Flash ADC和SARADC各自的优点相结合的新型ADC结构,由于其在面积、速度、功耗以及精度方面具有较好的折中,因此得到了广泛的研究。本文首先对Flash-SAR ADC的工作原理和系统结构进行了阐述,同时详细分析了其结构中存在的非理想因素,并提出了相应的解决方案。接着,本文在对现有的开关策略进行分析和对比的基础上,提出了一种高位电容跳过与复用的开关策略,从而大幅度优化了电荷再分配型DAC的动态功耗和面积。相对于MCS开关策略,提出的开关策略使电容阵列所需的电容总数减小一半,电平切换功耗降低81.22%。然后,详细介绍了关键电路的设计,并给出了系统仿真结果。最后,本文采用SMIC0.18μmCMOS混合信号工艺设计了一款10位100MS/s Flash-SAR混合型ADC。所设计的ADC采用“3+8”的两极流水线结构,最后通过冗余位数字校准电路得到10位的量化精度。电路仿真结果表明:当采样信号的频率为100MS/s,输入信号的频率为48.14453125MHz的满幅正弦差分信号时的输出信号的无杂散波动态范围(SFDR)为75.879dB、信号噪声失真比(SNDR)为61.37dB、有效位数(ENOB)位9.902位;当采样频率为l00MS/s,输入信号频率为1.07421875MHz,工艺角为FF时,ADC的SFDR为78.669dB,SNDR为61.839dB,ENOB为9.980 bit;当工艺角为TT时,ADC的SFDR为 76.201dB,SNDR为61.15dB,ENOB为9.865bit;当工艺角为 SS 时,ADC 的 SFDR 为 76.937dB, SNDR 为 60.594dB, ENOB 为 9.773 bit。提出的Flash-SAR ADC在1.8V电源电压和Nyquist输入信号下,芯片功耗为 2.41mW,品质因数(Figure of merit, FOM)为 25.19fJ/conversion-step。

关键词：全并行模数转换器逐次逼近型模数转换器开关切换策略高位电容跳过与复用

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