检索结果-内蒙古大学图书馆

科技视界 2014年第20期 242-242,262页

作者：闫淑君思旭李雪梅黄丽北京电子科技术职业学院中国北京100016

电容失配误差来源于采用了权电容网络结构的内部模块,本研究提出了一种数字校准算法,将模拟信号分成两路进行转换。采用Σ-Δ型模数转换器作为校准过程中的基准信号;通过最小均方自适应滤波器结构将包含误差的转换结果与精确转换结果进... 详细信息

电容失配误差来源于采用了权电容网络结构的内部模块,本研究提出了一种数字校准算法,将模拟信号分成两路进行转换。采用Σ-Δ型模数转换器作为校准过程中的基准信号;通过最小均方自适应滤波器结构将包含误差的转换结果与精确转换结果进行比较。结果表明采用MOS技术的转换器,在转换精度为14至16比特,转换速率为50000次每秒时,能够达到二分之一最低有效位的线性度,较好地消除模数转换结果中的电容失配误差,并得到理想的模数转换结果。

关键词：逐次逼近型模数转换器电容失配误差数字校准系统最小均方自适应滤波器

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一种具有噪声整形功能的2bit/cycle SAR ADC的设计

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北京理工大学学报 2022年第5期42卷 536-542页

作者：陈志铭高一格张蕾王兴华北京理工大学信息与电子学院北京100081

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器(SAR ADC).采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步... 详细信息

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器(SAR ADC).采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度.应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比(SNDR).在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.

关键词： 2 bit/cycle 逐次逼近型模数转换器噪声整形

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一种基于分段电容的低功耗SARADC设计

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天津大学学报（自然科学与工程技术版） 2017年第8期50卷 850-855页

作者：安胜彪张琳王保柱王书海杨瑞霞河北工业大学电子信息工程学院天津300401 河北科技大学信息科学与工程学院石家庄050018

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比... 详细信息

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,mm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,mW.

关键词：逐次逼近型模数转换器低功耗失配校正失调校正

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一种基于开关逻辑结构的低功耗SAR ADC的设计

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天津大学学报 2010年第10期43卷 879-883页

作者：赵毅强耿俊峰郑淑凤高静天津大学电子信息工程学院天津300072

设计并实现了一款10位逐次逼近型模数转换器,该电路采用了改进型开关逻辑结构降低了开关的动作频率,提高了数模转换器的线性度,同时降低了模数转换器的功耗.仿真结果表明,该模数转换器在Chartered 0.35μm 2P4M工艺下实现了10位精度,转... 详细信息

设计并实现了一款10位逐次逼近型模数转换器,该电路采用了改进型开关逻辑结构降低了开关的动作频率,提高了数模转换器的线性度,同时降低了模数转换器的功耗.仿真结果表明,该模数转换器在Chartered 0.35μm 2P4M工艺下实现了10位精度,转换速率为250 kHz,信噪比大于60 dB,功耗小于2 mW.流片后测试结果显示芯片达到设计指标要求,平均功耗为1.97 mW.

关键词：低功耗逐次逼近型模数转换器开关逻辑

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SAR ADC中一种比较器失调和噪声容忍的模型

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电子科技大学学报 2014年第5期43卷 669-673页

作者：高俊枫李梁李广军李强郭志勇电子科技大学通信专用集成电路工程中心成都611731 模拟集成电路国家重点实验室重庆南岸区400060

提出了一种针对逐次逼近型(SAR)模数转换器(ADC)中比较器失调和噪声容忍的低功耗模型。该模型在前n-m-1个比较周期引入一个快速低功耗的"差"比较器,从而减少高性能大功耗的"好"比较器的工作周期,并且通过第m+2周期... 详细信息

提出了一种针对逐次逼近型(SAR)模数转换器(ADC)中比较器失调和噪声容忍的低功耗模型。该模型在前n-m-1个比较周期引入一个快速低功耗的"差"比较器,从而减少高性能大功耗的"好"比较器的工作周期,并且通过第m+2周期的冗余电容和正常比较器的输出修正低功耗比较器的误差,从而实现单个"好"比较器工作时的性能。模型的容忍能力达到±2m LSB(最小权重位)。基于该模型,在0.13μm CMOS(互补金属氧化物半导体)工艺下设计并仿真了一个10位100 MS/s SAR ADC。版图提取参数后仿真得到SAR ADC在1.2 V电源下能够达到9.27位有效位数(ENOB),以及2.01 mW的功耗和33 fJ/conv的品质因数(FoM)。

关键词：低功耗电子噪声容忍失调容忍逐次逼近型模数转换器

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高精度SARADC非理想因素分析及校准方法

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西安电子科技大学学报 2015年第6期42卷 61-65,87页

作者：曹超马瑞朱樟明梁宇华叶谦西安电子科技大学微电子学院陕西西安710071

对高精度逐次逼近型模数转换器的非理想因素进行理论推导和建模分析,表明模数转换器精度主要受电容失配和低位电容阵列及耦合电容的寄生电容影响,而高位寄生电容的影响可以忽略.建立了16位逐次逼近型模数转换器的高层次模型,验证了理论... 详细信息

对高精度逐次逼近型模数转换器的非理想因素进行理论推导和建模分析,表明模数转换器精度主要受电容失配和低位电容阵列及耦合电容的寄生电容影响,而高位寄生电容的影响可以忽略.建立了16位逐次逼近型模数转换器的高层次模型,验证了理论分析,并通过一种全数字的后台校准技术来减小电容失配和寄生电容的影响.仿真结果表明,校准后的有效位数在15位以上的概率超过90%.

关键词：高精度模数转换器逐次逼近型模数转换器电容失配数字校准高层次建模

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寄生电容自适应抑制的飞法级电容传感器读出电路

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西安交通大学学报 2021年第5期55卷 154-161页

作者：李致铭兰哲冲金楷越张杰张鸿西安交通大学微电子学院西安710049

针对芯片制造和应用环境引入的大寄生电容严重降低飞法级电容传感器读出电路输出动态范围的问题,提出了一种带有自动增益控制的电容传感器全差分读出电路。该电路采用基于开关电容电路实现电容电压转换,利用带3位自动增益控制的全差分... 详细信息

针对芯片制造和应用环境引入的大寄生电容严重降低飞法级电容传感器读出电路输出动态范围的问题,提出了一种带有自动增益控制的电容传感器全差分读出电路。该电路采用基于开关电容电路实现电容电压转换,利用带3位自动增益控制的全差分放大器放大传感器信号并自适应地抑制大寄生电容产生的电压;放大器输出的差分电压信号由一个12位逐次逼近型模数转换器转换为数字量并输出。该电路采用0.18μm CMOS工艺设计实现,电源电压为3.3 V。仿真结果表明,该电路的电容检测范围大于1 pF,检测精度小于1 fF,能容忍的寄生电容范围为2~10 pF,单次测量时间为1.2 ms。该电路的功耗为1.8 mW,版图面积为1.2 mm×0.89 mm,可应用在电容型触摸屏和微型加速度计等设备中以提高电容测量的精度。

关键词：电容传感器寄生电容读出电路自动增益控制逐次逼近型模数转换器电容电压转换

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CMOS有源像素传感器列级低功耗自清零ADC的设计

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数据采集与处理 2009年第3期24卷 357-361页

作者：李琰姜来李蓁纪震深圳大学计算机与软件学院深圳518060

设计了一个可以集成在CMOS有源像素传感器列信号处理电路中的5位逐次逼近型模数转换器。在系统的内部实现了相关双次采样电路,有效地抑制了固定噪声。前端采样器与ADC并行工作,避免了并行延时,显著地提高了信号转换速度,采样率达到了4 M... 详细信息

设计了一个可以集成在CMOS有源像素传感器列信号处理电路中的5位逐次逼近型模数转换器。在系统的内部实现了相关双次采样电路,有效地抑制了固定噪声。前端采样器与ADC并行工作,避免了并行延时,显著地提高了信号转换速度,采样率达到了4 MS/s。连续采集数据时可以根据输入信号的大小自动决定工作与否,大大地降低了系统功耗。工作时模拟部分的功耗小于300μW。采用0.35μm CMOS工艺设计,系统的整体大小仅为25μm×1mm。

关键词： CMOS有源像素传感器逐次逼近型模数转换器相关双次采样低功耗

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基于EPC Class0协议超高频温度传感器无源电子标签

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固体电子学研究与进展 2009年第1期29卷 147-151页

作者：沈红伟李力南周玉梅北京中国科学院微电子研究所北京100029

提出了实现具有温度传感功能的RFID无源标签芯片电路的设计思路,结合900MHz超高频EPC Class0协议,提出电子标签结构及参考电路,包括射频前端接收电路、数字逻辑控制部分、温度传感及量化和存储器四部分组成。采用Chartered0.35μm CMOS... 详细信息

提出了实现具有温度传感功能的RFID无源标签芯片电路的设计思路,结合900MHz超高频EPC Class0协议,提出电子标签结构及参考电路,包括射频前端接收电路、数字逻辑控制部分、温度传感及量化和存储器四部分组成。采用Chartered0.35μm CMOS工艺流片、测试。温度量化采用一个低功耗8位逐次逼近模数转化器实现,输出温度量化误差在0～90℃范围内为±2℃。芯片测试工作电流20.7μA(不包含存储器)。

关键词：射频识别整流器温度传感器逐次逼近型模数转换器

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用于宽带无线通信系统的SAR ADC研究与实现

用于宽带无线通信系统的SAR ADC研究与实现

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作者：廉鹏飞中国科学技术大学

学位级别：博士

相比于模拟信号,数字信号具有抗干扰能力强、传输质量高,以及便于集成等诸多优点,而模数转换器(ADC,Analog-to-Digital Converter)是模拟信号转换为数字信号的关键芯片,是人类实现数字化的重要模块。逐次逼近寄存(SAR,Successive Approx... 详细信息

相比于模拟信号,数字信号具有抗干扰能力强、传输质量高,以及便于集成等诸多优点,而模数转换器(ADC,Analog-to-Digital Converter)是模拟信号转换为数字信号的关键芯片,是人类实现数字化的重要模块。逐次逼近寄存(SAR,Successive Approximation Register) ADC采用了更多的数字电路,从而能够更直接地受益于COMS制造工艺的进步,因而SAR ADC相对于其它结构的ADC,具有较低的功耗和较小的面积。同时,由于避免了使用高性能运算放大器,并且很容易实现轨到轨的信号摆幅,SARADC越来越多地应用在了中采样率、中分辨率的系统当中,受到了越来越广泛的研究和关注。基于应用于宽带无线通信系统中的SARADC,本文针对高性能、低功耗以及高鲁棒性三个方面进行了研究。针对高性能低功耗SARADC,本文的主要研究内容和创新性工作包括:1)提出了一种基于优值(FOM,Figure of Merit)的数模转换器(DAC,Digital-to-Analog Converter)单元电容确定方法,在100M/s采样率时,针对DAC单元电容值对 SAR ADC 的信噪失真比(SNDR, Signal-to-Noise and Distortion Ratio)和功耗的影响进行了研究,并进一步研究了 FOM与DAC单元电容值之间的相关性,得到了最小的后仿真FOM为17.92fJ/Conv.-step,以及与之对应的最优DAC单元电容值为1.59 fF,从而实现了 ADC性能和功耗之间的最优折中。2)提出了一种改进型动态预放大锁存比较器。与传统的动态预放大锁存比较器相比,采用共源共栅(cascode)结构作为预放大器的偏置,极大地增加了偏置电路的输出阻抗,提高了预放大器的共模抑制比(CMRR,Common Mode Rejection Ratio),从而减小了共模输入电压变化引起的比较器的信号敏感性失调,提高了比较器的性能。针对高性能高鲁棒性SARADC,本文的主要工作和创新点包括:1)提出了一种高低电压技术,对比较器进行高电压供电,对其它模块进行低电压供电。通过高电压进一步增加了预放大器的偏置输出阻抗,从而进一步提高了预放大器的共模抑制比以及ADC的性能。通过低电压确保了整体ADC的低功耗。2)提出了一种DAC控制信号较正锁存器。通过正反馈结构将因失配而出错的DAC控制信号校正为正确的信号,从而实现了差分DAC控制信号的绝对互补,解决了 ADC因失配而造成的数字输出移位和失码的问题。30点蒙特卡洛失配仿真显示,校正锁存器将ADC的最差无杂散动态范围(SFDR,Spurious-Free Dynamic Range)提高了 2dB,从而使ADC的性能得到了增高。3)提出了一种比较器时钟电路,通过数据选择器为ADC逐次逼近过程中的不同位分配了不同的时钟宽度。为保证高2位DAC电容的充分放电,予以分配了较窄的时钟宽度,为保证比较器低8位的充分比较,予以分配了较宽的时钟宽度。通过对不同位时钟宽度的合理分配,保证了每一位均能够实现较好的性能。4)针对采样率较高时,最小采样时间和最小比较时间之和,与系统时钟周期较为接近的情况,提出了一种可配置延时的时钟电路。可以通过5位数字码对系统时钟的占空比实现32个档位的配置,针对采样时间和比较时间之间进行不同的占空比分配,从而实现了不同采样率、不同温度以及不同工艺下,每个系统周期内采样时间和比较时间的最优比,提高了电路的稳定性。基于以上工作,本文实现了两款55nm COMS工艺下的10位100MS/s的高性能SAR ADC,并均已完成流片。其中高性能低功耗SAR ADC测试性能达到了 59.8dB 的信噪失真比(SNDR,Signal-to-Noise-and-Distortion Ratio)、70.7dB 的SFDR,功耗为 1.67mW,FOM 为 23.3fJ/Conv.-step,有效面积仅为 0.0162mm2。高性能高鲁棒性SARADC的测试结果显示,SNDR、SFDR和功耗分别为59.4dB、70.5dB 和为 2.1mW,FOM 为 31fJ/Conv.-step,ADC 有效面积为 0.0188mm2。30点蒙特卡洛失配仿真显示,最差SNDR为56.9dB,最差SFDR为62.9dB。同时,在-40℃ ff、27℃ tt以及125℃ ss三个极端环境下,都实现了较好的仿真动态性能,确保了芯片的高鲁棒性。

关键词：无线通信逐次逼近型模数转换器优值动态预放大锁存比较器高低电压技术数据选择器校正锁存器可配置延时时钟

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