检索结果-内蒙古大学图书馆

微电子学 2023年第6期53卷 1023-1030页

作者：邓红辉范学莲陶泽华张浩合肥工业大学微电子学院合肥230009

设计了一种10 bit阶噪声整形的逐次逼近型模数转换器(NS-SAR ADC)。为了减小高精度SAR ADC中量化噪声的影响,该NS-SAR ADC采用了级联积分器前馈(CIFF)与误差反馈(EF)相结合的噪声整形方案。其中EF路径采用低增益动态放大器构成的无损积... 详细信息

设计了一种10 bit阶噪声整形的逐次逼近型模数转换器(NS-SAR ADC)。为了减小高精度SAR ADC中量化噪声的影响,该NS-SAR ADC采用了级联积分器前馈(CIFF)与误差反馈(EF)相结合的噪声整形方案。其中EF路径采用低增益动态放大器构成的无损积分架构,CIFF路径采用电压倍增的无源整形架构。它结合了CIFF与EF两种噪声整形架构的优点,具有更好的鲁棒性。电路采用TSMC 65 nm CMOS工艺设计,在电源电压为1.2 V、输入信号幅度为1 V、采样率为25 MHz的条件下,SNDR达到77.91 dB,带宽BW为1.5625 MHz,功耗为465μW。

关键词：逐次逼近型模数转换器级联积分器前馈误差反馈动态放大器

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一种精度可编程的低功耗SAR ADC

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微电子学 2016年第2期46卷 159-164页

作者：辛福彬刘飞杨元龙尹韬杨海钢中国科学院电子学研究所北京100190 中国科学院大学北京100190

设计了一种精度可编程的低功耗逐次逼近型模数转换器(SAR ADC)。采用电阻电容混合结构的数模转换(DAC)阵列,通过对低位电阻阵列的编程控制,实现了12,10,8位的转换精度,对应不同的精度,电路支持1,5,10 MS/s的转换速率。采用一种改进的单... 详细信息

设计了一种精度可编程的低功耗逐次逼近型模数转换器(SAR ADC)。采用电阻电容混合结构的数模转换(DAC)阵列,通过对低位电阻阵列的编程控制,实现了12,10,8位的转换精度,对应不同的精度,电路支持1,5,10 MS/s的转换速率。采用一种改进的单调开关控制逻辑以降低功耗和面积,同时避免了原有单调开关逻辑存在信号馈通的缺点。根据不同的精度要求,对比较器所用预放大器的个数进行编程控制,进一步提高了ADC的功耗效率。电路基于0.18μm的CMOS工艺设计,在1.8V电源电压下,精度从高到低对应的功耗分别为0.56,0.48,0.42mW;SNDR分别为73.2,61.3,48.2dB;SFDR分别为96.3,84.6,62.8dB。芯片内核面积仅为(0.6×0.9)mm^2,适用于通用片上系统(SoC)。

关键词：可编程片上系统逐次逼近型模数转换器

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一种应用于高精度SAR ADC校准的剪枝神经网络算法

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微电子学 2022年第2期52卷 270-275页

作者：王亮邓红辉陈浩尹勇生合肥工业大学微电子学院合肥230009

介绍了一种基于剪枝神经网络的后台校准算法,能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准,有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果,而且同时对贡献小的权重进行剔除,降低... 详细信息

介绍了一种基于剪枝神经网络的后台校准算法,能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准,有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果,而且同时对贡献小的权重进行剔除,降低了校准电路的资源消耗,加快了神经网络校准算法速度。仿真结果表明,信号频率接近奈奎斯特频率的情况下,对16 bit 5 MS/s的SAR ADC进行校准,校准后ADC的有效位数从7.4 bit提高到15.6 bit,无杂散动态范围从46.8 dB提高到126.2 dB。

关键词：逐次逼近型模数转换器剪枝神经网络校准

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一种带二进制校正的10位100MS/s SAR ADC

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微电子学 2016年第2期46卷 145-149页

作者：倪亚波张创徐世六刘璐范誉潇陈遐迩重庆大学重庆400044 模拟集成电路重点实验室重庆400060

基于SMIC 65nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的... 详细信息

基于SMIC 65nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的拆分单调电容转换方案,通过增加2位补偿电容,克服了电容型数模转换器在短时间内建立不稳定和动态比较器失调电压大的问题,使SAR ADC的性能更加稳定。数字纠错电路将每次转换输出的12位冗余码转换成10位的二进制码。使用Spectre进行前仿真验证,使用Virtuoso进行版图设计,后仿真结果表明,当电源电压为1.2V、采样率为100MS/s、输入信号为49.903MHz时,该ADC的SNDR达到58.1dB,而功耗仅为1.3mW。

关键词：二进制校正逐次逼近型模数转换器数字纠错电路动态比较器异步SAR逻辑

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用于SAR ADC的低开销电容开关时序设计

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微电子学 2019年第6期49卷 750-754页

作者：张存德宋鑫宇虞致国魏敬和顾晓峰江南大学电子工程系物联网技术应用教育部工程研究中心江苏无锡214122 中国电子科技集团公司第五十八研究所江苏无锡214035

逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗... 详细信息

逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗降低了98.45%,面积减小了87.5%。基于该电容开关时序实现了一种12位SAR ADC。仿真结果表明,在1.2 V电源电压、100 kS/s采样速率的条件下,该ADC功耗为12.5μW,有效位数为11.2位,无杂散动态范围为75.6 dB。

关键词：逐次逼近型模数转换器低开销电容开关时序逻辑实现

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应用于SAR ADC的高能效电容开关转换方案

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微电子学 2018年第4期48卷 467-470页

作者：曾华林唐雨晴谢亮金湘亮湘潭大学物理与光电工程学院湖南湘潭411105 微光电与系统集成湖南省工程实验室湖南湘潭411105

针对逐次逼近型模数转换器,提出了一种新型高能效的电容开关转换方案。在前3个比较周期内,该新型电容开关不消耗转换功耗。从第4个比较周期开始,采用了拆分电容技术、单边双电平转换技术,使得一侧的电容只在2个参考电压Vcm与地之间进行... 详细信息

针对逐次逼近型模数转换器,提出了一种新型高能效的电容开关转换方案。在前3个比较周期内,该新型电容开关不消耗转换功耗。从第4个比较周期开始,采用了拆分电容技术、单边双电平转换技术,使得一侧的电容只在2个参考电压Vcm与地之间进行切换,进一步节省了功耗。仿真结果表明,与传统电容阵列相比,该新型电容开关的转换功耗降低了99.23%,总电容面积减小了75%。微分非线性为0.162LSB,积分非线性为0.163LSB。

关键词：逐次逼近型模数转换器高能效转换方案

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SAR ADC移位寄存方式的优化

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微电子学 2016年第1期46卷 50-53页

作者：张创倪亚波徐代果胡刚毅陈遐迩范誉潇重庆大学重庆400044 模拟集成电路重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060 重庆邮电大学重庆400065

逐次逼近型模数转换器主要由电容阵列、比较器和数字控制电路组成。传统的数字控制电路保存一位数据时,需要依次经过移位和锁存两个步骤,因此每位数据的延迟约为两个D触发器的延迟时间,制约了转换速度。通过优化数字控制电路的移位寄存... 详细信息

逐次逼近型模数转换器主要由电容阵列、比较器和数字控制电路组成。传统的数字控制电路保存一位数据时,需要依次经过移位和锁存两个步骤,因此每位数据的延迟约为两个D触发器的延迟时间,制约了转换速度。通过优化数字控制电路的移位寄存方式,使移位和寄存两个步骤只间隔一个与门的延迟时间,每次移位寄存的总延迟降低为一个D触发器和一个与门的延时之和,提高了转换速度。仿真分析表明,改进的逻辑结构延迟较传统结构降低了约28%。

关键词：逐次逼近型模数转换器数字控制电路移位和寄存高速

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集成温度传感器的超高频无源电子标签芯片设计

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微电子学与计算机 2008年第4期25卷 192-195页

作者：沈红伟李力南陈国华中国科学院微电子研究所北京100029

提出了实现具有温度传感功能的RFID无源标签芯片电路设计思路，针对900MHz超高频EPC Class 0协议，采用多电压设计思想提出电子标签结构及参考电路，包括射频前端接收电路、数字逻辑控制部分、温度传感及量化、存储器四部分．采用Charte... 详细信息

提出了实现具有温度传感功能的RFID无源标签芯片电路设计思路，针对900MHz超高频EPC Class 0协议，采用多电压设计思想提出电子标签结构及参考电路，包括射频前端接收电路、数字逻辑控制部分、温度传感及量化、存储器四部分．采用Chartered 0．35μm CMOS工艺库仿真．芯片工作电流15．4μA（不包括存储器），温度量化采用一个低功耗8位逐次逼近模数转化器实现，输出温度量化误差在-10～120℃范围内为±2℃．

关键词：射频识别整流器温度传感器逐次逼近型模数转换器

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高速低功耗SAR ADC新结构研究

高速低功耗SAR ADC新结构研究

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作者：徐代果电子科技大学

学位级别：博士

作为模拟信号和数字信号之间的接口,模数转换器(Analog-to-Digital Converter,ADC)的性能是系统性能的决定性因素之一。和几种传统架构的ADC相比,由于逐次逼近寄存器型(Successive Approximation Register,SAR)ADC中不需要运算放大器对... 详细信息

作为模拟信号和数字信号之间的接口,模数转换器(Analog-to-Digital Converter,ADC)的性能是系统性能的决定性因素之一。和几种传统架构的ADC相比,由于逐次逼近寄存器型(Successive Approximation Register,SAR)ADC中不需要运算放大器对残差信号进行处理,使得SAR ADC面积和功耗明显降低。随着集成电路制造工艺的不断进步,MOS管的沟道长度和电源电压不断降低,工作频率不断提高,使得SAR ADC在保持其低功耗优势的同时,采样频率明显提高。因此,SAR ADC是当前ADC领域的研究热点之一。ADC的优值(Figure of Merit,FoM)是评价ADC综合性能的主要指标,目前,在55nm或者65nmCMOS工艺节点下,8位300MS/s左右以及10位150MS/s左右的单通道SAR ADC的FoM值大多在30fJ/conv左右。首先,论文介绍了ADC的几种主要架构、工作原理和应用场合,指出了SAR ADC在先进集成电路制造工艺下的优势。对SAR ADC在速度、精度和功耗优化方面的发展方向和需要突破的关键结构进行了介绍。进一步,论文对SAR ADC中关键模块的工作原理和设计难点进行了分析。重点对高速低功耗SAR ADC中关键模块的新结构进行了研究,提出了高速高线性采样开关、高速低功耗比较器和高速逐次逼近数字逻辑(SAR logic)等新结构,在55nm和65nm CMOS标准工艺下,解决了高速低功耗SAR ADC设计中采样开关线性度提升、高速低功耗比较器的亚稳态以及噪声抑制和高速逐次逼近数字逻辑等难点问题。并通过流片验证表明,上述结构使得SAR ADC的优值小于30fJ/conv。基于上述分析,论文的主要工作和创新点包括:(1)提出了一种基于寄生电容补偿技术的高线性采样开关结构。在采样开关的源/漏极到电源之间增加了一个寄生电容,这个寄生电容和采样开关原有寄生电容并联但电压系数相反,从而明显减小了采样开关寄生电容的电压系数,在单端输入信号峰-峰值(Vp-p)为1V的情况下,和现有结构相比,采样开关线性度提升5.5dB左右。(2)提出了高速低功耗比较器亚稳态抑制结构。通过在比较器的正反馈输出端和尾电流管之间引入反馈结构,和现有结构相比,比较速度提升30%的情况下,功耗降低15%;通过亚稳态抑制技术,在比较器信号通路不引入额外延迟的情况下,实现了亚稳态的检测和抑制,和现有结构相比,比较器比较延迟减小26%。(3)提出了一种并行旁路逐次逼近数字逻辑(SAR logic)结构。使得比较器和SAR logic并行工作,通过调整SAR logic的延迟,使其和比较器的延迟相匹配,从而捕获比较器的有效输出结果。改变了传统SAR ADC中的串行工作模式,使得SAR ADC的转换速度提升30%左右。(4)提出了一种基于衬底浮空技术的采样开关结构。通过两个电压系数相反寄生电容的串联,在减小采样开关总寄生电容的同时,进一步减小了采样开关总寄生电容的电压系数,提高采样开关线性度。在单端输入信号峰-峰值(Vp-p)从0.6V增加到1.2V的情况下,和现有结构相比,采样开关无杂散动态范围(SFDR)的衰减量至少减小了4.5dB。由于本结构实现了采样开关寄生总电容的减小,和现有结构相比,该结构具有更好的高频性能。(5)提出了一种高速低噪声比较器结构。通过改变比较器输入管的衬底电压,减小了输入管阈值电压的绝对值,提高了输入管的跨导,抑制了比较器的等效输入噪声;同时,减小了输入管的导通电阻,提高了比较器的比较速度。和现有结构相比,比较器在速度提升17%的情况下,平均等效输入噪声降低了31.5%。(6)提出了一种SAR ADC自适应采样结构。使得SAR ADC只要完成最后一次转换之后,立即开始下一次采样过程,从而最大程度上延长了SAR ADC的采样时间,提高了采样精度。

关键词：逐次逼近型模数转换器高线性采样开关高速低功耗比较器高速低噪声比较器高速逐次逼近数字逻辑

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一种前后台结合的SAR ADC的校准算法

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微电子学 2023年第4期53卷 561-567页

作者：黄立朝芮小军章宇新樊华王煜楠冯全源中国电子科技集团公司第五十八研究所江苏无锡214063 电子科技大学重庆微电子产业技术研究院重庆401331 电子科技大学广东电子信息工程研究院广东东莞523808 电子科技大学集成电路科学与工程学院(示范性微电子学院) 成都611731 电子科技大学(深圳)高等研究院广东深圳518000 西南交通大学信息科学与技术学院成都611756

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准... 详细信息

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准后ADC的ENOB平均值从10.59 bit提高到13.79 bit。SFDR平均值从71.33 dB提高到112.93 dB,DNL最大值的平均值从1.88 LSB提高到0.97 LSB。INL最大值的平均值从8.01 LSB提高到0.88 LSB。

关键词：逐次逼近型模数转换器最小均方根数字校准电容重组

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