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6 篇 冗余
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作者

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一种14位2MS/s SAR ADC设计

一种14位2MS/s SAR ADC设计

引用

作者：李梦飞东南大学

学位级别：硕士

随着科技产品往数字化方向发展,对模数转换器(Analog to Digital Converter,ADC)的精度和功耗要求越来越高。逐次逼近型(Successive Approximation Register,SAR)ADC具有面积小、功耗低、结构简单等优点,不仅被广泛应用在低精度低功耗... 详细信息

随着科技产品往数字化方向发展,对模数转换器(Analog to Digital Converter,ADC)的精度和功耗要求越来越高。逐次逼近型(Successive Approximation Register,SAR)ADC具有面积小、功耗低、结构简单等优点,不仅被广泛应用在低精度低功耗的领域,在高精度低功耗领域也有着广阔的应用前景,所以研究高精度低功耗SAR ADC具有重要的现实意义。本文通过对不同结构的SAR ADC对比分析,再根据高精度低功耗的设计要求,确定了适合本课题的设计方案。设计的SAR ADC主要包括采样开关、DAC电容阵列、比较器和SAR控制逻辑等关键模块。采用栅压自举结构的采样开关,可以提升采样速度和线性度;DAC采用三段式电容阵列结构以及“先比较,后切换”的策略,可以减少电容阵列中的一位电容,相比于传统的两段式电容阵列结构,面积减小了68.75%,同时电容阵列采用基于V型开关切换方案,不仅有利于减小比较器的动态失调,还可以大大降低电容开关切换过程中的能量消耗;比较器采用预放大锁存的动态比较结构,与运放结构比较器和Latch比较器相比,该结构的比较器具有较高的增益和响应速度,另外采用IOS和OOS组合的方式对比较器的失调电压进行校正;SAR控制逻辑采用同步时序,减小了设计的复杂度。本文基于TSMC 0.18μm CMOS工艺完成流片,并完成PCB测试板的设计和测试平台的搭建。测试结果表明:设计的SAR ADC具备采样保持、逐次逼近等基本功能,在采样率为2MS/s、输入信号为奈奎斯特频率下,信噪失真比为60.8d B,无杂散动态范围为71.2d B,有效位数为9.8bit,平均功耗为958.6μW。最后对测试结果进行了详细的分析,并提出相应的改进方案。

关键词：逐次逼近型模数转换器高精度电容阵列开关切换方案失调校准

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用于触摸检测系统的ADC设计

用于触摸检测系统的ADC设计

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作者：张丹妮浙江大学

学位级别：硕士

电子产品市场竞争日愈激烈,对触摸屏技术的要求也越来越高。作为触摸检测系统必不可少的关键模块,模数转换器向高分辨率、高转换速度、低成本低功耗、可处理多通道的方向发展。本文提出了一种适用于触摸屏模拟前端的中高精度、高速逐次... 详细信息

电子产品市场竞争日愈激烈,对触摸屏技术的要求也越来越高。作为触摸检测系统必不可少的关键模块,模数转换器向高分辨率、高转换速度、低成本低功耗、可处理多通道的方向发展。本文提出了一种适用于触摸屏模拟前端的中高精度、高速逐次逼近型模数转换器。系统采用异步时钟控制方式提高转换速率。为了提高线性度,设计采用了两级结构的动态比较器,结合提出的失调校正电路,减少噪声、失调电压和功耗;电容阵列采用自适应平均化技术,在降低比较器噪声要求的同时提高系统的SNDR和SFDR;为解决电容失配的问题,设计采用数字校正的方式,使用高位电容子阵列提取失配误差,再通过数字端校正来提高系统的有效位。芯片在SMIC 0.18μm Mixed Signal 1.8V/5V工艺下进行设计。设计的12bits SAR ADC采样速率为20MS/s。仿真结果表明,在27℃、TT工艺角下,1.8V电源电压,9.9MHz输入信号频率时,系统的有效位为11.63bits,提取版图中的寄生参数后有效位为11.15bits,无杂散动态范围为81.41d B。芯片的面积为0.1916mm2,整个系统功耗为1.78mW。

关键词：触摸屏逐次逼近型模数转换器高速失调校正自适应平均化技术数字校正

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10bit低电压低功耗SAR ADC的设计

10bit低电压低功耗SAR ADC的设计

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作者：李俊辉东南大学

学位级别：硕士

模数转换器（ADC）是连接自然界模拟信号和数字信号的桥梁。大量生物医疗系统、环境监测、移动设备、可穿戴设备等无线传感器网络应用场合需要中等分辨率、较低采样率、低电压低功耗的ADC,逐次逼近型（SAR）ADC因其自身的独特优势成为... 详细信息

模数转换器（ADC）是连接自然界模拟信号和数字信号的桥梁。大量生物医疗系统、环境监测、移动设备、可穿戴设备等无线传感器网络应用场合需要中等分辨率、较低采样率、低电压低功耗的ADC,逐次逼近型（SAR）ADC因其自身的独特优势成为最优选择。本文旨在设计一款适用于各种无线传感器网络应用的10bit低电压低功耗SAR ADC。论文综述了低电压低功耗SAR ADC的国内外研究现状,总结了主要的设计技术,在此基础上进行了系统级、晶体管级以及版图级的设计。提出了一种基于“联合-分裂”的低功耗电容数模转换器（DAC）开关算法,在高两位数字码产生的过程中避免了电容从参考电压源吸取能量,显著降低了电容DAC开关能耗,同时利用“联合-分裂”操作和最后一步切换的浮置操作,使得开关算法只需要两个参考电平,此外对称的切换操作使得DAC上极板共模电压基本保持不变;设计了相应的电容DAC和数字控制逻辑电路。分析了级联输入比较器中仍存在的功耗浪费问题,在此基础上对电路进行了改进,加入预放大级控制电路,在比较结果产生后立即将预放大级尾电流管关断,避免了预放大级不必要的充电操作,在保证噪声性能的同时降低了比较器的功耗。另外设计了带有减小电荷泄漏模块的栅压自举采样保持电路,保证了ADC的采样和转换精度。本文基于TSMC 40nm 1.1V标准CMOS工艺,设计了电路与版图,版图面积约为0.0177mm2,并在0.6V的低电源电压、200k S/s的采样率下进行了后仿真验证。输入为近奈奎斯特频率正弦信号时,其信噪失真比（SNDR）为59.07d B,有效位数（ENOB）为9.52bit,无杂散动态范围（SFDR）为74.67d Bc,功耗为404.67n W,品质因数（FoMw）仅为2.76f J/conv-step,满足了设计目标要求。

关键词：逐次逼近型模数转换器低电压低功耗开关算法比较器

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三级流水线多米诺结构SAR ADC研究

三级流水线多米诺结构SAR ADC研究

引用

作者：苏成龙西安电子科技大学

学位级别：硕士

随着科技的快速发展,便携设备和可穿戴设备的应用越来越广泛。与此同时,整个世界趋向于万物互联,各种设备需要传感器将环境中的信息采集到处理系统中,模数转换器就充当了转换的桥梁。环境中声、光、电、热等信息都要通过模数转换器(ADC... 详细信息

随着科技的快速发展,便携设备和可穿戴设备的应用越来越广泛。与此同时,整个世界趋向于万物互联,各种设备需要传感器将环境中的信息采集到处理系统中,模数转换器就充当了转换的桥梁。环境中声、光、电、热等信息都要通过模数转换器(ADC)变为可供处理的数字信号。随着5G通信技术的发展,便携式/可穿戴设备中对于模数转换器的速度和精度要求越来越高,同时还要求高能效。流水线逐次逼近型模数转换器(Pipeline SAR ADC)是在传统流水线型(Pipeline)ADC架构中加入逐次逼近型(SAR)ADC进行改造,在面积和功耗上实现了优化,成为现在高精度ADC的研究方向。本文主要研究了三级Pipeline SAR ADC的相关设计技术,采用多米诺逻辑SAR ADC提升了整体ADC的转换速率,并引入比较器失调后台校准技术提升了精度,最终实现了一款采样频率为1GHz的三级13位多米诺结构Pipeline SAR ADC。主要研究内容如下:为了提升转换的精度,本设计的第一级采用双DAC并行工作模式,其中,small DAC直接与比较器相连,large DAC复制small DAC的量化结果,转换完成后,small DAC进入到比较器失调校准周期,large DAC与余差放大器相连,从而将余差信号放大并传递给下一级子ADC进行处理。前两级子ADC在采样、量化、余差放大、失调校准周期间交替工作,在流水线模式下三级共输出15位数字码,最终实现物理位数为13bit的模数转换器。在上述结构的基础上,为了验证各种非理想效应的影响,优化参数,本文搭建了多米诺结构三级流水线SAR ADC的高层次模型,利用模型参数研究了比较器失调、电容失配、级间增益误差对于ADC整体性能的影响。三级中每个子ADC为5位的多米诺结构SAR ADC,每两级之间冗余一位。利用MATLAB工具完成了Simulink模型的仿真验证,并进行了数字校准。结果表明,整个Pipeline SAR的精度取决于第一级的电容失配和增益误差,而第二级与第三级相关参数的影响程度逐级递减。多米诺结构SAR ADC在带来速度提升的同时,不可避免地引入了多个比较器失调电压的叠加影响。本文通过模型分析该失调电压与传统结构SAR ADC的性能差异,理论验证了加入失调校准电路的必要性。最后,基于TSMC 28nm标准CMOS工艺,通过Cadence工具完成了三级多米诺结构的流水线SAR ADC的整体电路设计,其中包括多米诺逐次逼近逻辑、四输入动态比较器、栅压自举开关、余差放大器、失调校准环路等,并进行了仿真验证,绘制了整体电路版图,进行了后仿真以及参数调整。电路的参数如下:电源电压1V,带宽500MHz,采样频率为1GHz,奈奎斯特频率输入下后仿真测得:SNR达到62.3dB,SNDR达到62.2dB,SFDR达到73.8dB。

关键词：逐次逼近型模数转换器失调校准流水线模数转换器余差放大器增益误差

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超低功耗SAR ADC的设计

超低功耗SAR ADC的设计

引用

作者：曲维越中国科学院大学

学位级别：硕士

随着集成电路工艺的提高，植入式/可穿戴设备、人体传感器网络和新兴的电子系统得到快速发展。这些系统往往需要在超低功耗的模式下工作，而模数转换器(ADC)作为系统中必不可少的模块，其能效关乎系统的整体性能。在各类ADC中，逐次逼... 详细信息

随着集成电路工艺的提高，植入式/可穿戴设备、人体传感器网络和新兴的电子系统得到快速发展。这些系统往往需要在超低功耗的模式下工作，而模数转换器(ADC)作为系统中必不可少的模块，其能效关乎系统的整体性能。在各类ADC中，逐次逼近型模数转换器(SAR ADC)的功耗是最低的。但是SAR ADC存在许多非理想因素，导致传统结构的SAR ADC在降低功耗的同时，精度却很难提高。因此，高能效的SAR ADC的研究具有重要的意义。　　针对植入式芯片的需求，本文首先对低功耗SAR ADC设计中的关键技术展开研究，电容式数模转换器(DAC)网络是SAR ADC中功耗最高的结构，所以降低电容DAC的切换能量是低功耗SAR ADC设计的关键。在分析了传统二进制搜索算法的开关切换方式之后，本文提出了一种基于非对称二进制搜索算法的开关切换方式，通过引入1/4参考电压以及非对称搜索算法，大大降低了电容DAC的开关功耗和面积。与传统开关切换方式相比，提出的切换方式的平均开关能量降低了98.71％，面积减小了87.5％。　　本文尝试设计高能效的SARADC，为了降低DAC噪声和比较器噪声对SAR ADC性能的影响，本文将△∑ADC与SAR ADC的优势相结合，设计了一款11位一阶无源噪声整形SAR ADC，该ADC采用开关和电容阵列构成的无源积分器取代了有源高功耗的跨导放大器(OTA)结构，实现的零点为0.8的噪声传递函数(NTF)具有良好的噪声整形功能，大大提高了SAR ADC的能效。基于TSMC180nm CMOS工艺，对ADC进行后仿真发现，在0.6V的供电电压与25-kS/s的采样速度下，此ADC仅消耗75nW的功耗，且达到了65dB的信噪失真比(SNDR)，等效的能效比(FOM)为16.46-fJ/conversion-step。对芯片测试后的结果表明，当输入信号频率为499.7Hz、幅度为540mV时，ADC的SNDR为52.7dB，有效位数为8.46bit，功耗为91nW。ADC芯片所占的面积为0.545mm2。　　为了削弱参考电压抖动、DAC失调以及建立时间不足对中高精度SAR ADC的影响，本文设计了一款基于电容拆分重组技术的12位具有校正功能的SAR ADC。与传统冗余校正技术不同，电容拆分重组技术未增加冗余电容，大大减小了DAC的功耗和面积，同时避免了量化范围的衰减。基于TSMC180nm CMOS工艺，对ADC进行后仿真发现，在0.7V的供电电压下与100-kS/s的采样速度下，此ADC消耗0.95μW的功耗，且达到了72dB的SNDR，等效的FOM为2.92-fJ/conversion-step。此ADC的版图所占的面积为0.728mm2。

关键词：逐次逼近型模数转换器结构设计开关切换非对称二进制搜索算法噪声整形校正功能电容拆分重组

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单通道高速低功耗SAR ADC的研究与设计

单通道高速低功耗SAR ADC的研究与设计

引用

作者：黄子建电子科技大学

学位级别：硕士

在模拟数字转换器(ADCs)的世界里,逐次逼近寄存器(SAR)ADC有着独特的地位。尽管逐次逼近型模数转换器由于自身架构决定其需要过多比较次数去实现一次完整的量化,致使其速度与闪速和流水线结构的模数转换器相比速度不存在优势,但是与上... 详细信息

在模拟数字转换器(ADCs)的世界里,逐次逼近寄存器(SAR)ADC有着独特的地位。尽管逐次逼近型模数转换器由于自身架构决定其需要过多比较次数去实现一次完整的量化,致使其速度与闪速和流水线结构的模数转换器相比速度不存在优势,但是与上述两种结构的ADC有所不同的是,逐次逼近型模数转换器具有结构简单、高能效并在先进工艺下适应性很好的特点。基于这些特点,近年来模拟工程师和高校研究者们提出各种新技术和结构来提高SAR ADC的采样率,从而使SAR ADC在中等精度(8～10比特)上百兆采样率的模拟数字转换器架构中脱颖而出,广泛应用于无线通讯系统、硬盘读取通道以及光纤网络中。本论文钻研单通道高速低功耗SAR ADC的设计。本文在完成对高速SAR ADC设计难点及实际问题进行分析建模的基础上,采用40nm CMOS工艺,1.2V供电电压下设计并实现了一款10比特采样率336MS/s的SAR ADC。为了提高ADC的转换速度,本文提出加快控制逻辑部分速度的技术;另外为了降低面积和功耗,在数字模拟转换电容阵列(DAC)上进行改进,最后将单位电容确定为1fF。通过优化和精心设计我们的电路和结构,本款SAR ADC实现了成功流片和测试。测试结果显示,1.2V供电下,采样率为336MS/s、频率为11.171MHz正弦波输入信号下,SNDR峰值56.79dB,SFDR为72.8dB,有效位数ENOB为9.14。

关键词：逐次逼近型模数转换器高采样率低功耗单通道

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一种高速高精度温度传感器的设计

一种高速高精度温度传感器的设计

引用

作者：刘伟波华中科技大学

学位级别：硕士

CMOS智能温度传感器将感温模块和ADC集成到一块芯片上,大幅减小了芯片面积,能将温度参数转换成数字输出方便后续的处理。在临床、冷链运输以及各类电子设备中应用广泛,实际应用中设备需要对温度做出精确的控制以优化设备的性能,因此温... 详细信息

CMOS智能温度传感器将感温模块和ADC集成到一块芯片上,大幅减小了芯片面积,能将温度参数转换成数字输出方便后续的处理。在临床、冷链运输以及各类电子设备中应用广泛,实际应用中设备需要对温度做出精确的控制以优化设备的性能,因此温度传感器芯片具有较高的精度要求。随着晶体管尺寸的减小,芯片性能大幅提升,工作频率亦越来越高,芯片一旦进入重负载状态其温度上升会非常快。若系统不能及时对升温做出响应,可能会导致芯片性能降低甚至烧毁。因此对温度传感器的转换速度有了更高要求。本文设计了一款高速高精度温度传感器,其核心电路包括前端感温和后端ADC两个部分,其中感温模块的精度决定了温度传感器的精度,ADC主要影响转换速度。本文所设计的温度传感器使用CMOS工艺中纵向寄生双极型晶体管作为感温器件,采取二阶温度补偿技术获取高精度基准电压。两个BJT通过偏置在不同电流下获取不同的基极-发射极电压,运用减法器将两个VBE以合适的比例相减,可以获得一个线性度较好的与绝对温度成正比的电压,以此作为感温信号。且感温信号全温度范围内变化较广,提升了ADC的有效量程。前端感温电路将携带温度信息的电压和高精度基准电压送入SAR ADC进行量化。SAR ADC中的比较器采用自动调零技术以提高分辨率,采用电荷再分配型DAC和分段式电容阵列减小功耗并节约面积,且采用了负压关断开关防止电荷泄露。本文采用SMIC 0.18μm工艺,芯片时钟频率为10MHz,电源电压为3V,温度测量范围为-40～125℃。整体仿真结果表明所设计的芯片能在7.8μs内输出10位二进制码,全工艺角下最大感温误差为0.53℃。温度传感器整体功耗最大为1.71m W,版图面积为0.12mm2。

关键词：智能温度传感器逐次逼近型模数转换器自动调零带隙基准

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多级高速Pipelined SAR ADC关键技术研究和设计

多级高速Pipelined SAR ADC关键技术研究和设计

引用

作者：钟鹏程电子科技大学

学位级别：硕士

随着信号链技术的不断进步与发展,人们生活的方方面面,模数转换器(ADC,Analog-to-Digital Converter)都参与其中。其重要性早已毋庸置疑。由于其具有着类型众多且复杂度较高的特性,因此模数转换器往往是集成电路设计中的重心,当然也是... 详细信息

随着信号链技术的不断进步与发展,人们生活的方方面面,模数转换器(ADC,Analog-to-Digital Converter)都参与其中。其重要性早已毋庸置疑。由于其具有着类型众多且复杂度较高的特性,因此模数转换器往往是集成电路设计中的重心,当然也是设计中的难关。近年来,随着通信技术的发展与普及,5G甚至6G技术的提出,人们对于信号传输的速度与精度要求以及信号传输设备的便携性大大提高,因此,在更低的功耗与芯片面积下达到更高的性能,成为了科研界与工业界方兴未艾的话题。Pipelined SAR ADC作为如今低功耗高速ADC的主流结构之一,兼具了SAR ADC结构简单,功耗低以及Pipelined ADC高带宽的优点,是一种典型的混合型ADC架构。本文在传统两级Pipelined SAR ADC架构上进行优化与改进,从更高速的角度出发,设计了一款三级(4+4+6)Pipelined SAR ADC,并通过MATLAB工具进行系统的建模仿真验证,随后运用Cadence Virtuoso仿真软件对实际电路进行设计与仿真,对采样电路与残差放大器等电路进行了性能的优化。本次设计采用标准28nm CMOS工艺,在电源电压为0.9 V,输入差分满幅度电压1.2 Vpp,采样频率为1 GHz的情况下实现了12 bits精度。整体电路功耗约为11.2 m W,奈奎斯特输入频率下系统整体各项指标为:SNR为63.98 d B,SNDR达到63.27 d B,ENOB为10.22 bits,SFDR为76.1 d B,整体电路Fo M值为9.3 f J/conversion-step。低频输入下各项指标为:SNR为65.1 d B,SNDR达到64.2 d B,ENOB为10.37 bits,SFDR为76.5 d B,整体电路Fo M值约为8.5 f J/conversion-step。

关键词：模数转换器流水线型模数转换器逐次逼近型模数转换器比较器残差放大器

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高性能SAR ADC参考电压驱动的研究

高性能SAR ADC参考电压驱动的研究

引用

作者：朱紫文安徽大学

学位级别：硕士

高速发展的片上系统SOC(System On Chip,SOC)技术对逐次逼近型模数转换器(Successive Approximation Analog to Digital Converters,SAR ADC)提出了高性能低功耗的要求。SAR ADC中的电容型数模转换器(Digital to Analog Converters,DAC)会在转换过程中从参考电压上汲取或者馈入电荷,进而引起参考电压的抖动。然而,参考电压作为SAR ADC中量化的“标尺”,其稳定性、精度以及噪声等性能都会直接影响到SAR ADC的性能。在高速的SAR ADC中,较易集成的传统有源参考电压驱动会有很高的功率消耗,这对于低功耗的设计要求是相悖的。此外,通过外接一个大的片外解耦电容,可以来降低传统有源参考电压驱动的功率消耗,但由于开关电容的快速切换,导致参考电压的电荷馈入,造成片内参考电压的震荡。为了使参考电压快速恢复到精度的要求,需要很大片的内解耦电容来吸收电荷,这将会占用很大的片内面积,无法满足集成度的要求。高性能SAR ADC的参考电压驱动技术已成为决定SAR ADC能否实现高性能的关键技术之一。通过分析现有参考电压驱动技术,总结出参考驱动技术受限原因是SAR ADC中参考电压上的电荷损失,从而导致参考电压的精度不准确。本文所设计的参考电压驱动采用一个独立的解耦电容作为无源参考电压驱动,避免了传统有源参考电压驱动带来的高功耗或大面积的问题,并对电荷损失进行分析和补偿,在补偿DAC驱动作用下,恢复了SAR ADC的线性度,实现一个具有面积小、逻辑简单的优化补偿DAC参考电压驱动的方案。通过Matlab基于10 bit SAR ADC的架构下仿真,采用15倍DAC阵列总电容大小的独立解耦电容作为无源参考电压驱动,并在优化补偿DAC驱动的作用下,实现了SAR ADC性能指标无杂散动态范围与信噪失真比约有20 d B与10 d B的提升,同时降低了补偿电路设计的难度。在电路模拟仿真结果中,SAR ADC的性能表现出与行为级模拟仿真结果相似的提升趋势。此外,将此方案分别拓展到12 bit与13 bit SAR ADC的架构下仿真,无杂散动态范围与信噪失真比分别有约30 d B与20 d B以上的提升,以及补偿DAC所需补偿电容数量有明显的下降。

关键词：高性能逐次逼近型模数转换器低功耗参考电压驱动

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低功耗SAR ADC的结构研究与设计

低功耗SAR ADC的结构研究与设计

引用

作者：杨德旺广东工业大学

学位级别：硕士

模数转换器(Analog-to-DigitalConverter，ADC)作为将模拟信号转换为数字信号的桥梁，一直都是物联网系统的主要依靠和关键技术，逐次逼近型(SuccessiveApproximationRegister，SAR)ADC作为低功耗，中等速度和精度的代表被广泛应用于物... 详细信息

模数转换器(Analog-to-DigitalConverter，ADC)作为将模拟信号转换为数字信号的桥梁，一直都是物联网系统的主要依靠和关键技术，逐次逼近型(SuccessiveApproximationRegister，SAR)ADC作为低功耗，中等速度和精度的代表被广泛应用于物联网系统中。　　SARADC主要包括自举开关、电容阵列、电容开关、SAR逻辑模块等模块，为解决传统动态比较器在低共模电压漏电的缺点，本文提出一种新型动态比较器结构。在电源电压为900mV，差模电压为1mV情况下，本文提出的比较器最低共模电压为51mV，与传统StrongARM动念比较器和DoubleTail动态比较器相比，分别降低了374mV和264mV;当输入共模电压低于阈值电压时，在中等的功耗下实现了最低的延时。　　为实现电容失配与功耗的良好折中，进行了数字模拟转换器(Digital-to-AnalogConverter,DAC)电容阵列的对比研究与参数优化，特别研究了传统二进制加权电容阵列、整数倍加权电容阵列、C2C电容阵列、伪C2C电容阵列线性度。最终通过参数优选，在高3位采用传统二进制电容阵列，低9位采用C2C电容阵列的组合，实现电容失陪与功耗的良好折中。进行开关切换逻辑进行理论分析，分别完成采用VCM-based、单调递减两种逻辑的控制电路。其中VCM-based控制单元引入Dummy管以减小时钟馈通，单调递减开关切换单元引入SAR逻辑完成信号READY，以减少不必要的开关切换，降低功耗。　　本文设计了两款SARADC，在第一款12位1MS/sSARADC中，采用VCM-based逻辑、异步时序与两级分段式电容阵列，在180nmCMOS工艺下，实现VDD为1.2V，采样时钟1MHz，仿真结果为ENOB为11.26bit，SFDR为80.5dB，THD为-79.5dB，SNR为70dB，SNDR为***为+0.8/-0.7ISB,INL为+1.0/-0.3LSB，FOM为67.7fJ/cov-step，功耗为166.1μW。在第二款12位500KS/sSARADC中，采用单调递减逻辑开关时序，采用伪C-2C电容阵列以降低电容阵列面积，同步时序以进一步降低功耗，采用0.9V电源电压供电，版图面1为0.157mm2,仿真结果显示，SNDR为70.4dB，SFDR为80.5dB，有效位数为11.33bit，DNL为+0.5/-0.5LSB，INL为+2.9/-1.9LSB，FOM为12.9fJ/cov-step，功耗为16.6μW。相比于传统的VCM-basedSARADC更进一步降低电路整体功耗。

关键词：逐次逼近型模数转换器动态比较器低功耗设计电容阵列

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