检索结果-内蒙古大学图书馆

作者：范世全袁晨曦陆铮马蔚青白开全韩传余 710049 陕西省西安市咸宁西路28号

本发明公开了一种用于RRAM的新型电流域读取逐次逼近模数转换器结构，包括第一信号输入端CLK、第二信号输入端Icell、第三信号输入端Iref、带输入对管的电流型比较器、同步时序的逐次逼近逻辑电路、开关逻辑电路、交叠逻辑模块、i‑bit... 详细信息

标准号: CN113938134A

本发明公开了一种用于RRAM的新型电流域读取逐次逼近模数转换器结构，包括第一信号输入端CLK、第二信号输入端I_cell、第三信号输入端I_ref、带输入对管的电流型比较器、同步时序的逐次逼近逻辑电路、开关逻辑电路、交叠逻辑模块、i‑bit寄存器及第一延时模块，该结构能够实现高精度的数据读取，且成本较低。

关键词：输入端逐次逼近模数转换器读取开关逻辑电路信号输入端第二信号逻辑模块输入对管数据读取同步时序延时模块逐次逼近比较器电流型电流域寄存器交叠

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基于预测和局部过采样的逐次逼近模数转换器量化方法

基于预测和局部过采样的逐次逼近模数转换器量化方法

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作者：李靖罗建叶思远宁宁于奇 611731 四川省成都市高新区(西区)西源大道2006号

基于预测和局部过采样的逐次逼近模数转换器量化方法，在量化周期开始时，采用传统量化方式由比较器根据DAC模块采样结果依次产生逐次逼近模数转换器从最高位到低位的量化码字，并实时检测DAC模块采样结果是否进入预测阈值，当预测正确... 详细信息

标准号: CN110380729B

基于预测和局部过采样的逐次逼近模数转换器量化方法，在量化周期开始时，采用传统量化方式由比较器根据DAC模块采样结果依次产生逐次逼近模数转换器从最高位到低位的量化码字，并实时检测DAC模块采样结果是否进入预测阈值，当预测正确时采用预测算法获取剩余位的量化码字代替传统量化方式，使得量化周期存在剩余时间，将剩余时间用于过采样，降低了参考电压噪声和比较器噪声，提高了系统信噪比；由于本发明不增加额外时间用于过采样，且预测算法电路简单，以较小的功耗和面积为代价换取了部分信噪比的提升。

关键词：量化过采样逐次逼近模数转换器采样结果量化码字预测算法比较器信噪比噪声预测参考电压实时检测周期开始剩余位低位功耗电路

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基于预测和局部过采样的逐次逼近模数转换器量化方法

基于预测和局部过采样的逐次逼近模数转换器量化方法

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作者：李靖罗建叶思远宁宁于奇 611731 四川省成都市高新区(西区)西源大道2006号

标准号: CN110380729A

关键词：量化过采样逐次逼近模数转换器采样结果量化码字预测算法比较器信噪比噪声预测参考电压实时检测周期开始剩余位低位功耗电路

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基于16位SAR模数转换器的误差校准方法

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微纳电子技术 2009年第10期46卷 636-639页

作者：乔高帅戴庆元孙磊谢芳上海交通大学微纳科学技术研究院微米/纳米加工技术国家级重点实验室薄膜与微细技术教育部重点实验室上海200240

为了实现较高精度(16位及更高)的逐次逼近(SAR)ADC,提出了一种误差自动校准技术。考虑到芯片面积、功耗和精度的折中,采用了电荷再分配分段电容DAC结构,并采用准差分输入方式提高ADC的信噪比。为了消除电容失配引入的误差,提出了一种误... 详细信息

为了实现较高精度(16位及更高)的逐次逼近(SAR)ADC,提出了一种误差自动校准技术。考虑到芯片面积、功耗和精度的折中,采用了电荷再分配分段电容DAC结构,并采用准差分输入方式提高ADC的信噪比。为了消除电容失配引入的误差,提出了一种误差自动校准算法,利用误差校准DAC阵列对电容失配误差进行量化并存储在RAM中,在AD转换过程中实现误差消除。

关键词：逐次逼近模数转换器全差分电容失配自动校准高精度分段电容数模转换器

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用于高精度模数转换器的低噪声比较器研究与设计

用于高精度模数转换器的低噪声比较器研究与设计

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作者：邓恒电子科技大学

学位级别：硕士

低功耗、高速度以及高精度是现在模数转换器(Analog to Digital Converter,ADC)研究与设计的三大方向,不同特性的ADC适用于不同的应用环境。近年来,在移动通信、传感器、生物医疗等快速发展的领域中,对精确的数据信息、高质量的音频和... 详细信息

低功耗、高速度以及高精度是现在模数转换器(Analog to Digital Converter,ADC)研究与设计的三大方向,不同特性的ADC适用于不同的应用环境。近年来,在移动通信、传感器、生物医疗等快速发展的领域中,对精确的数据信息、高质量的音频和图像的要求越来越高,这就需要高精度的ADC处理更加微弱的模拟信号。作为ADC的核心模块之一,比较器的精度、速度、稳定性和噪声对整体电路的性能起到关键性作用。通过对比较器几种常用结构进行研究和分析,设计了一款应用于SAR(Successive Approach Register)ADC的比较器。首先本文对几种常用的比较器进行了介绍和分析,根据SAR ADC周期性量化的特点,对离散型比较器进行了分析,但由于单个Latch的比较器并不能实现低噪声,故比较器的结构采用级联的多级前置运放结合StrongARM Latch,对其工作原理和存在的非理想因素进行了分析。基于此,为了减小这些非理想因素,对失调存储、相关双采样、前置运放等技术方法进行了研究。并在多级比较器中使用这些技术以提高比较器的精度。随后分析了SAR ADC对比较器的指标要求,确定了比较器的整体结构为级联的四级前置运放并结合StrongARM Latch,输出失调与输入失调存储相组合。对具体模块如前置运放、动态Latch、失调存储电容和共模开关等进行了分析和设计。最后,基于130 nm的CMOS工艺,使用Cadence软件搭建和仿真电路,对比较器进行版图设计和后仿,仿真结果表明,比较器的分辨率达到0.5LSB(73μV),单个周期的功耗为33.4μW,使用相关双采样和失调存储技术后,比较器等效输入噪声的标准差为89.95μV,能够对5 mV的输入失调电压进行消除,满足设计指标,适用于精度为1LSB(146μV)的ADC。

关键词：低噪声多级比较器输入/输出失调存储逐次逼近模数转换器

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高精度噪声整形模数转换器的研究与设计

高精度噪声整形模数转换器的研究与设计

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作者：金宏杰西安电子科技大学

学位级别：硕士

近年来,在互联网和医疗器械等市场需求增大和工艺技术不断更新换代的驱使下,ADC芯片需要向更高精度、更小能耗的方向发展。但是传统的SAR ADC被限制在中等精度,高精度的Sigma-Delta ADC利用过采样来实现精度的提升,但是过采样对失配误... 详细信息

近年来,在互联网和医疗器械等市场需求增大和工艺技术不断更新换代的驱使下,ADC芯片需要向更高精度、更小能耗的方向发展。但是传统的SAR ADC被限制在中等精度,高精度的Sigma-Delta ADC利用过采样来实现精度的提升,但是过采样对失配误差的作用很小,传统校准失配误差方法为工艺修调或者数字校准,增加了复杂度。为打破失配误差对高精度的瓶颈限制,本文在SAR ADC的基础上,借助辅助ADC实现噪声整形,最终设计一款1-0 MASH噪声整形(Noise Shaping,NS)SAR ADC。主要内容为:首先,采用有源方式,利用电容积分和ping-pong原理得到噪声传递函数(Noise Transfer Function,NTF),两级ADC(辅助ADC和主ADC)以级联方式工作,并在辅助ADC中加入了一阶噪声整形,辅助ADC与主ADC进行同步采样,辅助ADC的输出码经数据加权平均(Data Weighted Average,DWA)模块传输给主ADC的逻辑单元,主ADC的电容阵列直接进行置位,以打散失配误差的方式实现对高三位电容的失配误差整形,同时级联结构是主ADC高三位的NTF对主ADC的低位失配误差也进行了噪声整形,其高三位量化过程在辅助ADC中完成。本架构中的噪声整形环路取值为高三位的剩余电压,而传统噪声整形SAR ADC取值是最后一位的剩余电压,相比之下比较位数少一位,意味着单位电容可增大一倍,精度可提升3d B。基于理论分析结果,在Simulink中搭建了1-0 MASH噪声整形SAR ADC模型:辅助ADC为三位,主ADC为十位,其中主ADC的高三位被拆分成7个一元制电容单位,其余低位电容保持二进制,并加入一位冗余。仿真结果表明,辅助噪声整形ADC中加入的一阶整形对主ADC的失配误差也具有整形效果,提高了无杂散动态范围,并对增益误差有整形效果,解决了数字校准的问题,且进一步提升整体性能。同时,辅助ADC的失配误差对整体精度和线性度没有影响,放宽辅助ADC的设计要求。本文中多级级联结构不仅能消除高三位的量化噪声,还能对低位的量化噪声进行整形,通过一个整形环路实现了对多种误差的整形。最后,基于65nm标准CMOS工艺,实现1-0 MASH噪声整形SAR ADC电路的设计,子级模块主要包含采保开关电路、四输入端比较器、噪声整形环路、SAR逻辑等,对子级模块进行工艺角仿真,并完成版图绘制,提取寄生参数后进行仿真,采样频率为2MS/s,过采样为125,输入信号频率为854.492Hz条件下,后仿真结果为SFDR为103.46d B,SNDR为97.2d B,有效位数为15.85bits,相比9位SAR ADC的前仿结果,SFDR提升了44.04d B,设计满足高精度系统的应用要求,达到设计指标要求。

关键词：逐次逼近模数转换器噪声整形失配误差整形 N-0 MASH

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14位高速Pipeline_SAR模数转换器的研究与设计

14位高速Pipeline_SAR模数转换器的研究与设计

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作者：何沁电子科技大学

学位级别：硕士

半导体行业的发展日新月异，沟道长度的不断缩短已经偏离了曾经的摩尔定律。在此基础上，芯片面积也相应减小，电路的电源电压也大幅度降低。市场对电路性能要求不断提高，高性能的电路设计给行业人员带来了巨大的挑战。结构的不断创新... 详细信息

半导体行业的发展日新月异，沟道长度的不断缩短已经偏离了曾经的摩尔定律。在此基础上，芯片面积也相应减小，电路的电源电压也大幅度降低。市场对电路性能要求不断提高，高性能的电路设计给行业人员带来了巨大的挑战。结构的不断创新以及对应不用环境下更为契合的折衷将会是设计者的选择方向之一。本篇论文立足当今行业发展，设计了一款精度为14位的流水线逐次逼近模数转换器（Pipeline_SAR ADC）。相较于传统的模数转换器结构，本设计在结构上做了创新，充分利用了各种电路结构的优势并且加以结合，在40nm工艺下完成了对该电路的设计与仿真。　　首先，针对这种较新颖的结构进行Matlab建模，充分验证了流水线逐次逼近结构的有效性和合理性，并对大量数据仿真结果进行仔细的对比与优化，确定了所设计的14位Pipeline_SAR ADC的分段方式和基本架构。其中，设计采用了两级流水线结构，每一级的子ADC由SAR ADC构成，第一级SAR ADC设计为6位精度，第二级SAR ADC设计为9位精度，通过两级间的冗余连接来实现总体14 位的有效精度。本文还对模拟电路部分的关键模块和数字电路部分的关键模块进行了优化改进设计，并完成了整体电路版图的布局布线设计与实现，最后完成了系统的总体仿真工作。　　其次，为了降低电路的整体功率消耗，两级子ADC之间的残差电压放大器采用了一种新颖的结构，这种结构应用于开环条件下，相较于传统的闭环应用可以大幅度地降低放大器的功耗。除此之外，这种结构的放大器在对放大倍数要求不高的情况下可以实现较好的线性度，并且其放大时间较短也不随输入信号幅度变化。　　最后，在Cadence软件上利用40nm工艺库搭建了电路，在111.11MHz的采样频率下进行整体量化仿真，当输入信号频率为19.96MHz时，电路前仿有效位数为12.408位，无杂散动态范围SFDR为81.548dB，信号噪声失真比SNDR为75.972 dB，功耗为6.87mW。

关键词：逐次逼近模数转换器模数转换器残差电压放大器两级流水线结构

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高速时域交织模数转换器及校准技术研究

高速时域交织模数转换器及校准技术研究

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作者：赵磊西安电子科技大学

学位级别：硕士

随着云计算、新基建等领域的发展,数据爆发式增长,这对通信速率提出更高的需求,不论是在有线或是无线通信领域,基于射频直接采样的收发机架构由于其灵活性和高性能备受关注,其中,超高速模数转换器(ADC)为不可或缺单元,由于通道ADC的采... 详细信息

随着云计算、新基建等领域的发展,数据爆发式增长,这对通信速率提出更高的需求,不论是在有线或是无线通信领域,基于射频直接采样的收发机架构由于其灵活性和高性能备受关注,其中,超高速模数转换器(ADC)为不可或缺单元,由于通道ADC的采样速率已逼近极限,时间交织(TI)架构是必要的选择。TI-ADC可以成倍提高ADC的采样率,然而,这需要高速的多相时钟和宽带前端采样电路,工艺制造过程中的随机偏差会导致TI-ADC的失配,包括静态失配和动态失配等,其中时钟偏差与输入信号频率相关,为最难以校准的失配,本文对此进行研究,提出了两种时钟偏差校准算法,并对两款TI-ADC芯片进行了流片验证。第一款为两通道TI-ADC芯片,设计指标为200MS/s 10位,子通道采用逐次逼近(SAR)结构,提出了基于自适应步长和高阶微分器补偿的采样时间失配校准算法,与传统固定步长校准方法相比,所提出的校准方法可将收敛所需样本数减少两倍以上。芯片采用180-nm CMOS工艺制造,有源面积为0.46 mm,测试结果显示,采样率160MS/s下,总功耗为5.5 m W,-3d B输入信号带宽达75 MHz,输入信号为59.3 MHz时,SNDR和SFDR分别为48.5 d B和56.6 d B,FOM达177 fJ/conv-step。第二款为四通道TI-ADC芯片,设计指标为800MS/s 10位,子通道采用SAR结构,提出了基于时间域的采样时间失配探测和基于改进进退法的采样时间失配校准方法,该方法不受信号是否过零点、是否在特殊频点的限制,可大幅提高收敛速度。芯片采用65-nm CMOS工艺制造,有源面积为0.75 mm,后仿结果显示,采样率800MS/s下,总功耗为16.35 m W,-3d B输入信号带宽达400 MHz,奈奎斯特频率输入时,SNDR和SFDR分别为46 d B和53 d B,FOM达66 fJ/conv-step。

关键词：时间交织失配校准采样时间失配逐次逼近模数转换器

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一种提高混合电阻电容型模数转换器动态性能的位循环方法

一种提高混合电阻电容型模数转换器动态性能的位循环方法

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作者：樊华阎波陈伟建刘兴泉 611731 四川省成都市高新区(西区)西源大道2006号

该发明公开了一种提高混合电阻电容型模数转换器动态性能的位循环方法，应用的技术领域是微电子学与固体电子学领域的高精度模数转换器。本发明提出的位循环方法适用于任何结构的逐次逼近模数转换器，其核心思想在于拆分最高位(MSB)电... 详细信息

标准号: CN106209106A

该发明公开了一种提高混合电阻电容型模数转换器动态性能的位循环方法，应用的技术领域是微电子学与固体电子学领域的高精度模数转换器。本发明提出的位循环方法适用于任何结构的逐次逼近模数转换器，其核心思想在于拆分最高位(MSB)电容和次高位(MSB‑1)电容，将电容阵列分为四组，每次位循环都改变电容秩序，达到对电容误差动态平均的效果。其特点在于：不需要引入任何校正算法，不需要引入校正DAC，不牺牲模数转换器采样率，而且不打断模数转换器正常工作。本发明提出的位循环方法可以对电容误差进行动态平均，因此，与传统依赖校正DAC和校正算法来提高线性度的校正方法相比，具有结构更简单、占用芯片面积更小、更容易在片上实现的效果。

关键词：位循环模数转换器电容校正电容误差校正算法逐次逼近模数转换器高精度模数转换器微电子学固体电子学领域电容阵列电阻电容动态性能核心思想采样率次高位线性度引入打断芯片占用应用

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应用于存算一体的权值累加型模数转换器

应用于存算一体的权值累加型模数转换器

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作者：虞致国周海顾晓峰 214122 江苏省无锡市滨湖区蠡湖大道1800号

本发明公开了应用于存算一体的权值累加型模数转换器，属于集成电路技术领域。本发明的权值累加型模数转换器包括输入选择器、第一电容阵列、第二电容阵列、第一开关阵列、第二开关阵列、第一共模开关、第二共模开关和权值累加型ADC逻... 详细信息

标准号: CN118157680A

本发明公开了应用于存算一体的权值累加型模数转换器，属于集成电路技术领域。本发明的权值累加型模数转换器包括输入选择器、第一电容阵列、第二电容阵列、第一开关阵列、第二开关阵列、第一共模开关、第二共模开关和权值累加型ADC逻辑电路。本发明将权值累加电路和模数转换电路相结合，利用逐次逼近模数转换器的权值电容实现电压权值累加操作，节省了传统权值累加电路所需面积，实现了低面积开销，利于集成；本发明提出的电压权值累加型模数转换器适用于存算一体芯片读出系统，不需要进行电流对减，因此整个电路系统没有负压传播，不需要针对负压设计额外的电路结构，结构简单，便于设计。

关键词：累加模数转换器电容阵列累加电路负压共模逐次逼近模数转换器集成电路技术模数转换电路输入选择器第一开关电路结构电路系统读出系统开关阵列面积开销电容芯片传播应用

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