检索结果-内蒙古大学图书馆

作者： M·奥托 N·陈英属开曼群岛大开曼岛

本发明涉及包括多个静态随机访问存储器单元的装置及其操作方法，揭露的一种方法包括向一个或多个静态随机访问存储器（SRAM）单元写入数据。向该一个或多个SRAM单元写入数据包括：向电性连接该一个或多个SRAM存储器单元的至少一位线施... 详细信息

标准号: CN103594111A

本发明涉及包括多个静态随机访问存储器单元的装置及其操作方法，揭露的一种方法包括向一个或多个静态随机访问存储器（SRAM）单元写入数据。向该一个或多个SRAM单元写入数据包括：向电性连接该一个或多个SRAM存储器单元的至少一位线施加第一数据信号，电性断开各该一个或多个SRAM单元的第一电源供应端子及第二电源供应端子的至少其中一者与电源供应，以及向电性连接该一个或多个SRAM单元的字线施加字线信号。接着，电性连接各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源。

关键词：电源供应端子电性连接静态随机访问存储器单元写入数据存储器单元电源供应数据信号写入数据字线信号电性位线字线电源

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非易失性静态随机访问存储器

非易失性静态随机访问存储器

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作者： B·C·保罗 S·R·索斯美国纽约州

本发明涉及非易失性静态随机访问存储器，揭示一种非易失性静态随机访问存储器(NV‑SRAM)单元的实施例。该NV‑SRAM单元包括静态随机访问存储器(SRAM)电路(例如，传统的高性能、高可靠性SRAM电路)。然而，为了在仍保留与SRAM电路操作相关... 详细信息

标准号: CN114121094A

本发明涉及非易失性静态随机访问存储器，揭示一种非易失性静态随机访问存储器(NV‑SRAM)单元的实施例。该NV‑SRAM单元包括静态随机访问存储器(SRAM)电路(例如，传统的高性能、高可靠性SRAM电路)。然而，为了在仍保留与SRAM电路操作相关联的优点的同时避免易失性，该NV‑SRAM单元还包括一对NVM电路。这些NVM电路在断电之前撷取储存于该SRAM电路的数据节点上的数据值，并在通电时将这些数据值重写回该SRAM电路的数据节点上。本发明还揭示一种操作存储器阵列中的选定NV‑SRAM单元的方法的实施例。

关键词：静态随机访问存储器电路非易失性数据节点操作存储器高可靠性传统的易失性重写断电撷取通电储存关联保留

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利用升高电压的静态随机访问存储器

利用升高电压的静态随机访问存储器

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作者： S·佩里塞蒂美国加利福尼亚

本发明涉及利用升高电压的静态随机访问存储器。具体地，提供了双端口存储器元件和存储器阵列电路。该存储器阵列电路可以包括在读操作和写操作期间将阵列中存储器元件的列的电源线切换至适当电源电压的电路。每个存储器元件可以包括在... 详细信息

标准号: CN101599300B

本发明涉及利用升高电压的静态随机访问存储器。具体地，提供了双端口存储器元件和存储器阵列电路。该存储器阵列电路可以包括在读操作和写操作期间将阵列中存储器元件的列的电源线切换至适当电源电压的电路。每个存储器元件可以包括在读操作和写操作期间在电源电压之间进行选择的电路。在读操作期间，提升的电源电压可以为存储器元件中存储数据的交叉耦合倒相器供电，同时可以使用未提升的电压来导通相关联的地址晶体管。在写操作期间，未提升的电压可以为交叉耦合倒相器供电，同时可以使用提升的电压来导通相关联的地址晶体管。

关键词：存储器元件电压电源电压写操作存储器阵列电路地址晶体管交叉耦合电路静态随机访问存储器关联端口存储器供电存储数据进行选择电源线

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一种静态随机访问存储器的存储单元

一种静态随机访问存储器的存储单元

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作者：余国义邹雪城雷鑑铭刘冬生陈晓飞余凯龙爽陈云武王伟旭陈越陈龙 430074 湖北省武汉市洪山区珞喻路1037号

本发明公开了一种静态随机访问存储器单元，包括锁存电路、位选择电路和单掷开关电路，单掷开关电路的两端分别接锁存电路的第一数据存储节点和第二数据存储节点。与现有的技术相比，本发明的安全自擦除链路可以等效为一个“单掷开关”... 详细信息

标准号: CN100576349C

本发明公开了一种静态随机访问存储器单元，包括锁存电路、位选择电路和单掷开关电路，单掷开关电路的两端分别接锁存电路的第一数据存储节点和第二数据存储节点。与现有的技术相比，本发明的安全自擦除链路可以等效为一个“单掷开关”，它不会影响SRAM的正常工作，只有当SRAM突然掉电的情况下，“单掷开关”才会闭合，在SRAM锁存单元的数据保存节点之间形成一条低阻通路，迫使锁存单元成为一个等势体，完成信息自擦除。这种存储器单元可以有效地保护用户信息，防止SRAM存储的敏感数据和私密信息被窃取和人为攻击，从根本上解决了SRAM的信息残留问题，拓宽了SRAM在领域的应用。

关键词：数据存储节点单掷开关开关电路锁存电路擦除存单静态随机访问存储器存储器单元残留问题敏感数据数据保存用户信息链路电路存储攻击

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基于阻容加固的静态随机访问存储器的存储单元

基于阻容加固的静态随机访问存储器的存储单元

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作者：王静秋陈亮刘丽 100080 北京市海淀区中关村东路95号

本发明提出了一种基于阻容加固的静态随机访问存储器的存储单元，包括锁存电路和位选择电路，锁存电路由两个PMOS管P1和P2、两个NMOS管N1和N2、第一阻容网络和第二阻容网络构成；位选择电路由NMOS管N5和N6组成；锁存电路形成4个存储点X1... 详细信息

标准号: CN104851450A

本发明提出了一种基于阻容加固的静态随机访问存储器的存储单元，包括锁存电路和位选择电路，锁存电路由两个PMOS管P1和P2、两个NMOS管N1和N2、第一阻容网络和第二阻容网络构成；位选择电路由NMOS管N5和N6组成；锁存电路形成4个存储点X1、X1B、X2、X2B，在其中一对互补数据存储点之间设置耦合电容C；相对于传统6T结构存储单元，添加了阻容网络和耦合电容，在不改变原读操作通路，在不增加明显复杂性情况下，以增加少量面积为代价，保证存储单元不发生单粒子翻转，保证数据正确。

关键词：阻容锁存电路存储单元耦合电容电路静态随机访问存储器结构存储单元互补数据网络读操作粒子加固

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基于DICE结构的静态随机访问存储器的存储单元

基于DICE结构的静态随机访问存储器的存储单元

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作者：刘丽王静秋陈亮 100080 北京市海淀区中关村东路95号

本发明提出一种基于DICE结构的静态随机访问存储器的存储单元，包括冗余信息锁存电路和冗余位选择电路，冗余信息锁存电路由4个MOS管构成，包括4个数据存储点；冗余位选择电路也由4个MOS管构成，MOS管M0、M1、M2、M3漏极分别连接在4个... 详细信息

标准号: CN104700889B

本发明提出一种基于DICE结构的静态随机访问存储器的存储单元，包括冗余信息锁存电路和冗余位选择电路，冗余信息锁存电路由4个MOS管构成，包括4个数据存储点；冗余位选择电路也由4个MOS管构成，MOS管M0、M1、M2、M3漏极分别连接在4个数据存储点X0、X1、X2、X3上；其中M0、M2的源极连接在一起，接至位线BL；M1、M3的源极连接在一起，接至位线BLB；4个MOS管的栅极连接在一起，连接到字线WL。本发明在不增加明显复杂性，仅增加少量的面积即可保证存储单元受到粒子轰击时不发生状态翻转，保证数据正确。

关键词：数据存储点存储单元冗余信息锁存电路选择电路源极连接冗余位位线静态随机访问存储器粒子轰击栅极连接状态翻转漏极字线保证

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适用于低功耗芯片的静态随机访问存储器的设计方法

适用于低功耗芯片的静态随机访问存储器的设计方法

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作者：王旭葛冰晶毛志刚 200240 上海市闵行区东川路800号

本发明涉及一种适用于低功耗芯片的静态随机访问存储器的设计方法，包括以下步骤：1)在位线上进行位线电荷再利用，即将邻近位线上将要泄放的电荷转移到旁边将要充电的位线上，再利用位线上的电荷，来减少位线充放电功耗；2)在基本存储... 详细信息

标准号: CN102446545B

本发明涉及一种适用于低功耗芯片的静态随机访问存储器的设计方法，包括以下步骤：1)在位线上进行位线电荷再利用，即将邻近位线上将要泄放的电荷转移到旁边将要充电的位线上，再利用位线上的电荷，来减少位线充放电功耗；2)在基本存储单元cell上采用不统一的单元机制，即在同一块SRAM中分别采用两种不同结构的cell，并在预充电时对cell的位线预充电到不同的电压值，来减小保持状态下的栅电流功耗；3)在字线上采用字线电荷再利用，即用两个反向的字线信号控制不同的基本存储单元，当选通时将字线非WL_B信号上将要泄放的电荷转移到字线WL信号上，即再利用字线上的电荷，来减少字线充放电功耗。与现有技术相比，本发明具有功耗低、稳定性高等优点。

关键词：电荷位线字线存储单元充放电功耗泄放充电静态随机访问存储器位线预充电电流功耗设计方法字线信号低功耗电压值功耗低字线非转移芯片

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混洗SRAM:SRAM中的并行按位数据混洗

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计算机研究与发展 2025年第1期62卷 75-89页

作者：张敦博曾灵灵王若曦王耀华沈立国防科技大学计算机学院长沙410073 先进微处理器芯片与系统重点实验室(国防科技大学) 长沙410073

向量处理单元(vector processing unit,VPU)已被广泛应用于神经网络、信号处理和高性能计算等处理器设计中,但其总体性能仍受限于专门用于对齐数据的混洗操作.传统上,处理器使用其数据混洗单元来处理混洗操作.然而,使用数据混洗单元来... 详细信息

向量处理单元(vector processing unit,VPU)已被广泛应用于神经网络、信号处理和高性能计算等处理器设计中,但其总体性能仍受限于专门用于对齐数据的混洗操作.传统上,处理器使用其数据混洗单元来处理混洗操作.然而,使用数据混洗单元来处理混洗指令将带来昂贵的数据移动开销,并且数据混洗单元只能串行混洗数据.事实上,混洗操作只会改变数据的布局,理想情况下混洗操作应在内存中完成.随着存内计算技术的发展,SRAM不仅可以作为存储部件,同时还能作为计算单元.为了实现存内混洗,提出了混洗SRAM,它可以在SRAM体中逐位地并行混洗多个向量.混洗SRAM的关键思想是利用SRAM体中位线的数据移动能力来改变数据的布局.这样SRAM体中位于同一位线上不同数据的相同位可以同时被移动,从而使混洗操作拥有高度的并行性.通过适当的数据布局和向量混洗扩展指令的支持,混洗SRAM可以高效地处理常用的混洗操作.评测结果表明,对于常用的混洗操作,混洗SRAM可以实现平均28倍的性能增益,对于FFT,AlexNet,VggNet等实际的应用,可以实现平均3.18倍的性能增益.混洗SRAM相较于传统SRAM的面积开销仅增加了4.4%.

关键词：向量单指令多数据体系结构静态随机访问存储器混洗操作向量内存存内计算

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存算一体电路与跨层次协同设计优化:从SRAM到铁电晶体管

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中国科学：信息科学 2022年第4期52卷 612-638页

作者：尹勋钊岳金山黄庆荣李超蔡嘉豪杨泽禹卓成刘明浙江大学信息与电子工程学院杭州310012 中国科学院微电子研究所北京100029

人工智能与物联网时代,大数据模型驱动的应用场景和计算任务层出不穷,极大促进了国家数字化发展.然而,传统冯·诺依曼(John von Neumann)体系架构的硬件系统由于存算分离的结构特点导致存储墙瓶颈,在数据密集型应用中消耗了大量的... 详细信息

人工智能与物联网时代,大数据模型驱动的应用场景和计算任务层出不穷,极大促进了国家数字化发展.然而,传统冯·诺依曼(John von Neumann)体系架构的硬件系统由于存算分离的结构特点导致存储墙瓶颈,在数据密集型应用中消耗了大量的数据搬运成本,抑制了能效性能提升.存算一体技术是后摩尔(Moore)时代背离传统架构系统的新型计算范式,利用存储单元器件、电路内在特性,将基本的计算逻辑任务融入存储单元之中,从而消除数据搬运开销,有望实现智能计算硬件平台能效性能的显著提升.本文以契合存算一体技术的存储器件电路为切入点,概述基于传统互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)和新型非易失存储器件代表铁电晶体管的存算一体电路,并从器件、架构芯片、算法应用等层次讨论存算一体电路的跨层次协同设计优化方法.

关键词：存内计算静态随机访问存储器铁电晶体管交叉阵列内容寻址存储器

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安全路由器中安全模块的设计与实现

安全路由器中安全模块的设计与实现

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作者：郭冠军解放军信息工程大学

学位级别：硕士

IP层安全性一直是倍受关注的领域，如果缺乏一定的安全保障，无论是公共网络还是企业专用网络，都难以抵挡网络攻击和非法入侵。本文基于IPSec的实现思路，结合IPV6路由器的体系结构，应用高速密码芯片SSXⅡ，实现了一种支持高速ESP传... 详细信息

IP层安全性一直是倍受关注的领域，如果缺乏一定的安全保障，无论是公共网络还是企业专用网络，都难以抵挡网络攻击和非法入侵。本文基于IPSec的实现思路，结合IPV6路由器的体系结构，应用高速密码芯片SSXⅡ，实现了一种支持高速ESP传输模式包处理的安全模块接口方案，从而提高了网络核心节点的安全处理能力。该方案针对包处理与查表操作的高速性，高速查表与复杂表项管理操作间的矛盾，给出了相应的措施，并通过具体实现验证了其正确性和可靠性。本文主要工作如下：在详细分析IPSec实现原理的基础上，结合IPV6路由器的体系结构，给出了应用高速密码算法芯片SSXⅡ开发路由器安全模块的设计方案，细化了各个模块的功能，成功开发出加密芯片的高速验证系统，从而给出加密芯片的应用实例，使之具备了现实意义。分析了安全模块进行高速处理及大容量表项管理的实现难点，针对数据平面高速处理的要求，将并行处理与流水线技术引入到安全模块的具体设计中，实现了基于FPGA的并行流水线高速处理结构，完成数据平面中对IP数据包的高速封装／解封装处理。针对控制平面处理复杂的特点，详细讨论了分布式存储、集中式管理的主从式SAD(安全关联数据库)控制结构；结合具体的器件约束，以及IPSec规范对SA的要求，给出SAD在安全模块中的具体存储方式，并通过软硬件协同工作的方式给出具体实现。最后，结合项目具体实践，讨论了系统的可靠性，并进行系统性能的器件约束性分析。通过系统测试中安全模块对不同长度分组的时延、处理能力的数据分析，证明了设计方案的正确性和可行性。

关键词：路由器安全关联数据库(SAD) 三态内容访问存储器静态随机访问存储器可编程逻辑器件高速通道

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