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AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

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范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
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文献类型

2 篇 学位论文

馆藏范围

2 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

2 篇 工学
- 2 篇 电子科学与技术（可...
- 1 篇 仪器科学与技术
- 1 篇 信息与通信工程

主题

2 篇 非环路结构
1 篇 动态放大器
1 篇 时钟交叠采样
1 篇 逐次逼近型模数转...
1 篇 自关断比较器
1 篇 流水线逐次逼近型...
1 篇 时间交织

机构

2 篇 东南大学

作者

1 篇 包天罡
1 篇 郭海生

语言

2 篇 中文

检索条件"主题词=非环路结构"

共 2 条记录，以下是1-10 订阅

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详细简洁

排序：

10bit 500MS/s Pipeline-SAR ADC的设计

10bit 500MS/s Pipeline-SAR ADC的设计

引用

作者：包天罡东南大学

学位级别：硕士

模数转换器(ADC)作为现代通信系统中的关键电路,其性能直接决定了通信系统的整体性能。在需要中等精度高速ADC的应用场合,如无线网802.11ac通信协议等,流水线逐次逼近型模数转换器(Pipeline-SAR ADC)以其兼顾高速和低功耗的结构特点、... 详细信息

模数转换器(ADC)作为现代通信系统中的关键电路,其性能直接决定了通信系统的整体性能。在需要中等精度高速ADC的应用场合,如无线网802.11ac通信协议等,流水线逐次逼近型模数转换器(Pipeline-SAR ADC)以其兼顾高速和低功耗的结构特点、对先进工艺兼容良好等优良特性被广泛使用。针对现代高速通信系统的应用场合,论文设计了一款10bit 500MS/s的Pipeline-SAR ADC,其系统架构为两级结构,两级SAR ADC都实现6bit的数据量化,级间放大器提供4倍增益,设置2bit级间冗余。在第一级SAR ADC中,提出了一种基于自关断比较器的非环路(Loop-unrolled)结构,在每位比较完成后,通过自关断信号将当前位比较器关断,在不影响比较器锁存级保持数据的前提下,极大减小了Loop-unrolled结构的功耗;同时,针对Loop-unrolled结构多个比较器之间的失调失配,采用了一种基于参考比较器的后台失调校准方法,参考比较器的引入使得该校准方法可以在不增加额外校准时间的前提下完成后台校准,保证了系统的高速特性。级间放大器采用了一种增益稳定的动态放大器,通过将动态放大器的增益构造为同种参数比例乘积的形式,实现增益稳定,并对其工作时序进行了优化,避免了额外时钟相的引入。第二级SAR ADC采用了两路交替比较器结构,同时对两个比较器采用了前台失调校准,以避免引入额外的校准时间。由于级间放大器仅提供4倍增益,第二级的量化范围较小,本文在第二级电容阵列的设计上使用了非二进制冗余,以减小DAC建立误差造成的影响。本文还设计了数字码整合电路、全局时钟产生电路,以保证整个Pipeline-SAR ADC设计的完整性。本文基于TSMC 40nm CMOS工艺设计了具体的电路与版图。后仿真结果表明,在1.1V电源电压下,采样率为500MS/s时,输入近奈奎斯特频率的信号,在tt工艺角下,有效位数(ENOB)达到9.2位,无杂散动态范围(SFDR)达到64.5dB,功耗为7.52mW,FoM值为25.76fJ/***,达到设计指标要求。

关键词：流水线逐次逼近型模数转换器自关断比较器非环路结构动态放大器

来源：评论

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应用于56 Gb/s SerDes的时间交织ADC设计

应用于56 Gb/s SerDes的时间交织ADC设计

引用

作者：郭海生东南大学

学位级别：硕士

近年来,信息技术迅猛发展,对数据处理能力和信息传输速率的要求越来越高。在高速数据传输中,串行通信方式应用广泛,串化器-解串器（Ser Des）是高速串行链路的重要组成部分。目前速率达56Gb/s及以上的高速Ser Des通过采用ADC+DSP架构,... 详细信息

近年来,信息技术迅猛发展,对数据处理能力和信息传输速率的要求越来越高。在高速数据传输中,串行通信方式应用广泛,串化器-解串器（Ser Des）是高速串行链路的重要组成部分。目前速率达56Gb/s及以上的高速Ser Des通过采用ADC+DSP架构,将高速信号的均衡在DSP中实现,以有效应对信道高频分量损失严重,信号完整性遭受的问题。随着信号速率的不断增加,这种ADC+DSP架构已成为高速Ser Des的主要实现方案。本文研究应用于高速Ser Des时间交织ADC,其中的子ADC采用逐次逼近型（SAR）ADC结构。本文设计的SAR ADC利用非环路结构,以节省比较器的复位时间,提高整体转换速度。同时,电容阵列采用单调式开关方法,降低了开关功耗。非环路结构中的多个比较器均采用两级架构,增强了对共模电压变化的抗干扰能力。另外,比较器采用双尾结构和电流旁路结构,具有低失调电压和低回踢噪声的优点。在子ADC的基础上,本文设计了双通道时间交织ADC,采用主采样保持电路,配合子ADC结构中的高速采样开关,有效抑制了通道之间的时序失配,实现了高质量的输入模拟信号采样。通过使子采样开关和主采保时钟的充分交叠,时钟信号的相位误差容限不低于5%,从而降低了子通道的采样误差。本文基于CMOS 65nm工艺完成了时间交织ADC的电路及版图设计工作,包括焊盘在内的芯片面积为0.524mm2,电源电压时的功耗为28.45m W。仿真结果表明,时间交织ADC的总采样率达1GS/s,输入信号摆幅是0.95VPP时,有效位数达6.38比特,无杂散动态范围为49.08d B,满足指标要求。在数据传输速率快速增长的当下,本文设计的时间交织ADC系统对于高速Ser Des具有一定的应用价值。

关键词：逐次逼近型模数转换器非环路结构时间交织时钟交叠采样

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