检索结果-内蒙古大学图书馆

电子器件 2005年第1期28卷 218-220,234页

作者：汤晓慧杨军吴艳吴建辉东南大学国家专用集成电路系统工程研究中心南京210096

在booth算法的基础上,提出了一个适用于多媒体加速单元(Multimedia Accelerator) 的乘法器IP核设计。通过增加一位符号位,本设计支持32×32无符号和有符号乘法。通过一个32×9结合2 bit booth算法阵列乘法器循环四次加法,完成32... 详细信息

在booth算法的基础上,提出了一个适用于多媒体加速单元(Multimedia Accelerator) 的乘法器IP核设计。通过增加一位符号位,本设计支持32×32无符号和有符号乘法。通过一个32×9结合2 bit booth算法阵列乘法器循环四次加法,完成32bit乘法。前四个时钟周期,每次处理一个9bit乘法,后两个周期分别处理低32 bit和高32 bit加法。我们采用2.5 V, 0.25μm SMIC CMOS工艺,实现乘法器的设计,其中部分积求和部分和ALU单元,Hspice仿真的最大延迟分别为0.64 ns,1.51 ns。

关键词：乘法器 IP核 booth算法

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基于booth算法的32位流水线型乘法器设计

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微电子学与计算机 2014年第3期31卷 146-149页

作者：翟召岳韩志刚同济大学电子科学与技术系上海201804

为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallac... 详细信息

为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallace树型结构对部分积进行压缩,最后再根据各级的延迟,在电路中插入了流水线寄存器,使其运算速度得到了提高.该乘法器使用GSMC 0.18μm工艺进行综合.经过仿真验证,该乘法器大大减少了在保留站中等待执行的乘法指令的完成时间,使每个时钟周期都有一条新的乘法指令被发送至乘法器进行运算.

关键词： booth算法 Wallace树压缩器流水线

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基于补码等价定义的booth算法证明

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现代电子技术 2012年第12期35卷 116-118页

作者：王顺利集宁师范学院计算机系内蒙古集宁012000

booth算法是定点补码乘法的基本运算方法。一般文献中,booth算法都是通过校正法演变过度而来的,但校正法的运算规律不统一,硬件控制复杂,实用价值不大。在此给出了一种补码的等价定义,统一了补码定义的分段表示形式,把数字化的机器数符... 详细信息

booth算法是定点补码乘法的基本运算方法。一般文献中,booth算法都是通过校正法演变过度而来的,但校正法的运算规律不统一,硬件控制复杂,实用价值不大。在此给出了一种补码的等价定义,统一了补码定义的分段表示形式,把数字化的机器数符号纳入统一的表达式中,并在此基础上,消除了校正法作为中间环节的影响,直接给出了booth算法完整的理论证明。结果表明,引入补码等价定义,可以完全避开校正法,直接推证出booth算法,比传统方法更简明、严谨、实用。

关键词：定点乘法运算补码等价定义校正法 booth算法

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采用booth算法的16×16并行乘法器设计

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现代电子技术 2003年第9期26卷 21-22,25页

作者：刘东西南交通大学计算机与通信工程学院四川成都610031

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整... 详细信息

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。

关键词： booth算法乘法器 Wallace树超前进位加法器 VHDL语言

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多位乘法器的多阶booth算法的实现

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天津城市建设学院学报 2009年第1期15卷 68-70页

作者：李振刚天津城市建设学院网络中心天津300384

讨论分析了传统booth算法及改进二阶booth算法的特点,提出一种适合多阶算法的一般通式及部分积的实现方法,可根据乘数的位宽采用不同的阶,一次扫描多位相邻的乘数位,由此最大限度地减少了部分积的数目,提高了乘法器的运算速度.

关键词：乘法器 booth算法部分积

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基于COP2000的booth算法定点补码一位乘法实现

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计算机应用文摘 2023年第16期39卷 84-86页

作者：张盛普沈阳航空航天大学沈阳110000

在COP2000八位微程序控制的模型计算机中,文章通过汇编语言模拟了booth算法的运算过程,成功实现了定点补码一位乘法。在该过程中,作者提出了汇编语言程序设计的总体思路,并绘制了程序中各个模块的流程图。通过多组测试数据的验证,该算... 详细信息

在COP2000八位微程序控制的模型计算机中,文章通过汇编语言模拟了booth算法的运算过程,成功实现了定点补码一位乘法。在该过程中,作者提出了汇编语言程序设计的总体思路,并绘制了程序中各个模块的流程图。通过多组测试数据的验证,该算法能够得出正确的乘积,达到了预期的结果。

关键词：补码乘法汇编语言 booth算法 COP2000八位模型机

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在8位微程序控制的模型计算机中booth算法的实现

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河北科技大学学报 2012年第5期33卷 443-447页

作者：王晓东富坤耿恒山秘海晓孙晓丽河北工业大学计算机科学与软件学院天津300401

描述了在8位微程序控制的模型计算机中,通过编程实现了booth算法的运算过程。对booth算法进行了分析,绘出了实现booth算法的流程图,编写了汇编语言程序,在8位微程序控制的模型计算机中实现了booth算法,达到了预期的结果。

关键词：乘法 booth算法模型计算机补码

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基于约束数据捆绑两相握手协议的8位异步booth乘法器设计

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电子学报 2018年第4期46卷 961-968页

作者：何安平刘晓庆陈虹兰州大学信息科学与工程学院甘肃兰州730000 清华大学微电子学研究所北京100084

以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本... 详细信息

以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本论文依据纯异步电路系统的设计方法,采用"约束数据捆绑"两相握手通讯协议的Click微流水线,根据控制和数据处理分离的策略,实现了这种改进算法的8位乘法器,并在FPGA上进行了验证.在45nm工艺制程的FPGA条件下,与相同体系结构的同步乘法器相比,这种异步乘法器在面积和功耗大体相同的情况下,运算速度大体提升超过12倍.

关键词： booth算法异步设计两相约束数据捆绑握手协议 Click异步控制器微流水线

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Radix-16 booth流水线乘法器的设计

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西安交通大学学报 2006年第10期40卷 1111-1114,1133页

作者：梁峰邵志标梁晋西安交通大学电子与信息工程学院西安710049 西安交通大学机械工程学院西安710049

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 booth算法吸取了冗余booth编码与改进booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模... 详细信息

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 booth算法吸取了冗余booth编码与改进booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.

关键词：乘法器 booth算法流水线压缩阵列

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RSA加密中基于二次booth编码的Montgomery乘法器(英文)

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北京大学学报（自然科学版） 2014年第4期50卷 642-646页

作者：王田崔小欣廖凯廖楠黄颖张潇于敦山北京大学信息科学技术学院微电子学研究院北京100871

研究可用于Montgomery算法的基于二次编码的不同阶的booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和... 详细信息

研究可用于Montgomery算法的基于二次编码的不同阶的booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和256的booth乘法器在速度上性能一致,但随着阶的增加,由于预计算和产生部分积的复杂度上升,乘法器的面积将增加。

关键词： Montgomery乘法器 booth算法二次booth编码高阶booth乘法器

来源：评论

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