检索结果-内蒙古大学图书馆

微型机与应用 2017年第4期36卷 74-77,83页

作者：彭章国张征宇王学渊赖瀚轩茆骥西南科技大学信息工程学院四川绵阳621010 中国空气动力研究与发展中心四川绵阳621000

针对现有的采用booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Lo... 详细信息

针对现有的采用booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx~ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。

关键词：浮点乘法器超前进位加法器华莱士树流水线结构 Vedic算法 booth算法

来源：评论

学校读者我要写书评

暂无评论

32位MIPS微处理器中乘法器的设计和实现

引用

电子工程师 2004年第3期30卷 7-9页

作者：王谦同济大学超大规模集成电路研发中心上海市200092

在booth算法的基础上 ,结合MIPS 4KC微处理器中的流水线结构和乘法器的工作过程 ,提出了一种改进的booth乘法器的设计方法 ,并采用全制定方法实现 ,用这种方法实现的乘法器单元具有面积小、单元电路可重复性好、版图设计工作量小、功耗... 详细信息

在booth算法的基础上 ,结合MIPS 4KC微处理器中的流水线结构和乘法器的工作过程 ,提出了一种改进的booth乘法器的设计方法 ,并采用全制定方法实现 ,用这种方法实现的乘法器单元具有面积小、单元电路可重复性好、版图设计工作量小、功耗低等特点。

关键词： MIPS 微处理器乘法器 booth算法流水线

来源：评论

学校读者我要写书评

暂无评论

32位单精度浮点乘法器的FPGA实现

引用

现代电子技术 2005年第24期28卷 23-24,27页

作者：胡侨娟仲顺安陈越洋党华北京理工大学北京100081

采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真... 详细信息

采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真,并采用0.5 CM O S工艺进行逻辑综合。

关键词：浮点乘法器 booth算法 Wallace树波形仿真

来源：评论

学校读者我要写书评

暂无评论

一种旨在优化速度的多功能乘累加器设计

引用

科学技术与工程 2006年第13期6卷 1917-1920页

作者：张晓潇陈杰韩亮林川中国科学院微电子所通信与多媒体SOC实验室北京100029

介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的booth算法和Wallace树结构,简化了部分积... 详细信息

介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度。该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证。

关键词：高速乘累加/减器并行 booth算法 Wallace树

来源：评论

学校读者我要写书评

暂无评论

一种高效16位有符号数乘法器设计

引用

集成电路与嵌入式系统 2024年第6期24卷 41-45页

作者：李娅妮郎世坤王雅师瑞之西安电子科技大学西安710071

为了进一步优化乘法器的性能,提高乘法运算单元的运算速率,本文基于Radix 4 booth算法和Wallace树压缩结构提出了一种改进的16位有符号数乘法器。其特点包括优化Radix 4 booth编码方式,有效减小部分积选择电路的面积;改进部分积计算过程... 详细信息

为了进一步优化乘法器的性能,提高乘法运算单元的运算速率,本文基于Radix 4 booth算法和Wallace树压缩结构提出了一种改进的16位有符号数乘法器。其特点包括优化Radix 4 booth编码方式,有效减小部分积选择电路的面积;改进部分积计算过程,通过优化取反加1的方法直接生成被乘数的相反数,同时采用经典的符号位补偿算法使得部分积阵列变得规整易压缩;提出一种新型42压缩器,采用单个全加器处理压缩器的中间进位,针对每行部分积不同的数据特征,细化处理了Wallace树压缩结构,提高了部分积的压缩效率。基于SMIC 180 nm标准单元库进行了综合与验证,结果表明本文所设计的乘法器关键路径延时为3.94 ns,面积为16246μm^(2),相比于现有的乘法器,本文乘法器的运算速率和综合性能都得到显著提升。

关键词：乘法器 booth算法部分积 Wallace树压缩器

来源：评论

学校读者我要写书评

暂无评论

FPU中一种高速乘法运算电路的设计与实现

引用

桂林电子工业学院学报 2003年第5期23卷 38-41页

作者：王永海周端李波常宪栋西安电子科技大学计算机学院陕西西安710071 山东省济南市边防局山东济南251031

在FPU的设计中,乘法运算电路是设计高精度高速度的乘法电路的重要部分,对提高整个FPU的性能具有重要的意义。通过对浮点处理单元(FPU)的体系结构的分析,比较了速度和规模分析并行通用乘法器之间的优缺点,结合FPU整体设计以及兼顾速度和... 详细信息

在FPU的设计中,乘法运算电路是设计高精度高速度的乘法电路的重要部分,对提高整个FPU的性能具有重要的意义。通过对浮点处理单元(FPU)的体系结构的分析,比较了速度和规模分析并行通用乘法器之间的优缺点,结合FPU整体设计以及兼顾速度和规模,提出一种不同于通用乘法器设计的方法。该方法采用指数、尾数两条数据通道,用基-4的booth算法和桶形移位寄存器,通过迭代完成乘法计算,并用VerilogHDL语言编写模块,用Modelsim进行仿真验证。这种方法速度快、占用硬件资源少,适于在FPU中实现,也可以做为一个独立的乘法器使用。

关键词： FPU 乘法运算电路浮点处理单元 booth算法 VerilogHDL语言 Modelsim

来源：评论

学校读者我要写书评

暂无评论

并行乘法器的设计

引用

现代企业教育 2008年第16期 124-125页

作者：陈炜金肯职业技术学院江苏南京211156

介绍了一种可以完成并行二进制数乘法的乘法器,采用树型组合方式,对其结构进行了优化,根据补码的特点改进并行乘法器算法,在得到部分积的基础上,采用平衡的4-2压缩器构成的Wallace树对部分积求和,再用专门的加法器时Wallace产生的结果... 详细信息

介绍了一种可以完成并行二进制数乘法的乘法器,采用树型组合方式,对其结构进行了优化,根据补码的特点改进并行乘法器算法,在得到部分积的基础上,采用平衡的4-2压缩器构成的Wallace树对部分积求和,再用专门的加法器时Wallace产生的结果进行求和得到最终结果.该乘法器可以作为嵌入式CPU内核的乘法单元,整个设计采用VHDL硬件语言进行功能描述,用这种改进booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模也较大.

关键词：乘法器 booth算法并行乘法器

来源：评论

学校读者我要写书评

暂无评论

优化FIR数字滤波器的FPGA实现

引用

现代电子技术 2011年第6期34卷 151-153页

作者：邹兴宇程树英福州大学物理与信息工程学院微纳器件与太阳能电池研究所福建福州350108

基于提高速度和减少面积的理念,对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点,研究并设计了采用Radix-2的booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器,并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matla... 详细信息

基于提高速度和减少面积的理念,对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点,研究并设计了采用Radix-2的booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器,并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matlab设计产生。仿真和综合结果表明,booth算法乘法器和CSA算法加法器树,在满足FIR数字滤波器的性能要求的同时,在电路实现面积上、尤其是速度上有明显的优化;并且当数据量越多时,优化也越明显。

关键词： Matlab booth算法 CSA算法 ISE

来源：评论

学校读者我要写书评

暂无评论

一种定点乘法运算的改进算法

引用

四川文理学院学报 2008年第5期18卷 29-30页

作者：陈苏豫李晨商丘师范学院计算机科学系河南商丘476000 洛阳理工学院计算机与信息工程系河南洛阳471000

在已有的一般定点乘法运算算法的基础上提出了一个新算法,该算法通过相乘时只需对被乘数进行较少的几次移位相加即可得到结果,从而提高了乘法速度,并且采用改进算法的运算效率有也了一定的提高。

关键词：定点数乘法运算 booth算法

来源：评论

学校读者我要写书评

暂无评论

32位并行浮点乘法器设计

引用

科学技术与工程 2009年第21期9卷 6551-6553页

作者：张菁榆林学院榆林719000

讨论了32位浮点乘法器的设计,算法采取了二阶booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后给出了设计结果与验证。

关键词： booth算法 4∶2压缩器 Wallace树

来源：评论

学校读者我要写书评

暂无评论

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案：

请选择收藏分类：

通借通还

建议与咨询 留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案： 新增检索档案 确定 取消

请选择收藏分类： 新增自定义分类 确定 取消

通借通还

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

请选择保存的检索档案：

请选择收藏分类：