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A Multi-Precision Floating-Point Multiplier Structure Applied to FPGA Embedded DSP 23

A Multi-Precision Floating-Point Multiplier Structure Applie...

引用

Proceedings of the 2023 6th International Conference on Artificial Intelligence and Pattern Recognition

作者： Yuehang Li Zhihong Huang Gang Cai Rui Chen School of Communications and Information Engineering & School of Artificial Intelligence Xi?an University of Posts & Telecommunications China Ehiway Microelectronic Science and Technology China and Aerospace Information Research InstituteChinese Academy of Sciences China

ISBN: (纸本)9798400707674

Embedded floating-point DSP hardcore, as a floating-point arithmetic unit in FPGA, is widely used in the fields of image processing, signal processing, deep learning acceleration, etc., while the requirements for accuracy in different fields are *** order to support the computing needs of many fields in different accuracy, the mainstream embedded DSP currently supports a variety of accuracy floating-point or fixed-point number arithmetic; and the multiplier structure in the arithmetic unit mainly adopts a recursive multiplicer instruments stitching of multiple small wide multiple instruments,this structure supports multiplication operations with multiple accuracy floating-point or fixed-point numbers. However, there are defects in this structure, that is, the hardware resource sharing occupied by different accuracy data in the internal operation of the multiplier is low, thereby waste of hardware resources in chip resources. Therefore, this article proposes a data segmentation/packaging method, designed a multi-precision multiplier structure (compact multi-precision multiplier) that improved on the basis of traditional dual-precision floating-point multiplier. Use the structure of high-precision floating-point multiplier to support multiple low-precision floating-point multiplication operations,It solves the problem that the hardware resources occupy too much. The experiment uses the SMIC 14nm standard CMOS process design; compares it through the traditional dual-precision floating-point multiplier, a separate floating-point multiplier, and a recursive multiplier. Compared with the recursive multiplier, the design area was reduced by 43.16%, the half-precision floating-point computing performance increased by 15.39%, the single-precision floating-point computing performance increased by 12.07%, and the dual-precision floating-point computing performance increased by 32.4%.

关键词： booth booth coding Data segmentation Embedded DSP FPGA Multi-precision floating-point multiplier

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