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multiple-input floating-point adders: A Comprehensive Review

IEEE Access 2025年 13卷 91012-91024页

作者： Haq, Sami Ul El-Maleh, Aiman H. Alsuwaiyan, Ali King Fahd University of Petroleum & Minerals Computer Engineering Department Dhahran Saudi Arabia King Fahd University of Petroleum & Minerals Interdisciplinary Research Center for Intelligent Secure Systems Dhahran Saudi Arabia

floating-point addition is pivotal in various computational applications, including scientific computing, machine learning, and graphics processing. Traditional two-input floating-point adders (FPADD2) are widely used but become bottlenecks in scenarios requiring efficient multi-operand summation. The growing demand for high-performance computing has spurred interest in multiple-input floating-point adders (FPADDn), which simultaneously handle multiple operands to enhance throughput and reduce latency. This paper provides a comprehensive review of FPADDn architectures, exploring key design principles, implementation techniques, and challenges such as precision, hardware complexity, and rounding errors. Modern approaches leveraging hierarchical tree structures, parallelism, and pipelining are discussed, highlighting their advantages and trade-offs. © 2013 IEEE.

关键词： floating-point adders floating-point arithmetic High-performance computing multiple-input floating-point adders

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