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AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

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范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
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作者

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1 篇 fu guitao
1 篇 jie liu
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1 篇 wang feng
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检索条件"主题词=NPB embarrassingly parallel algorithm"

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Accelerating embarrassingly parallel algorithm on Intel MIC 2

Accelerating Embarrassingly Parallel Algorithm on Intel MIC

引用

2nd IEEE International Conference on Progress in Informatics and Computing (PIC)

作者： Wang, Qinglin Liu, Jie Tang, Xiantuo Wang, Feng Fu, Guitao Xing, Zuocheng Natl Univ Def Technol Sci & Technol Parallel & Distributed Proc Lab Changsha 410073 Hunan Peoples R China

ISBN: (纸本)9781479920303

The embarrassingly parallel (EP) algorithm which is typical of many Monte Carlo applications provides an estimate of the upper achievable limits for double precision performance of parallel supercomputers. Recently, Intel released Many Integrated Core (MIC) architecture as a many-core co-processor. MIC often offers more than 50 cores each of which can run four hardware threads as well as 512-bit vector instructions. In this paper, we describe how the EP algorithm is accelerated effectively on the platforms containing MIC using the offload execution model. The result shows that the efficient implementation of EP algorithm on MIC can take full advantage of MIC's computational resources and achieves a speedup of 3.06 compared with that on Intel Xeon E5-2670 CPU. Based on the EP algorithm on MIC and an effective task distribution model, the implementation of EP algorithm on a CPU-MIC heterogeneous platform achieves the performance of up to 2134.86 Mop/s and 4.04 times speedup compared with that on Intel Xeon E5-2670 CPU.

关键词： npb embarrassingly parallel algorithm heterogeneous platform many integrated core architecture

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Accelerating embarrassingly parallel algorithm on Intel MIC

Accelerating Embarrassingly Parallel Algorithm on Intel MIC

引用

2014 IEEE International Conference on Progress in Informatics and Computing

作者： Qinglin Wang Jie Liu XiantuoTang Feng Wang Guitao Fu Zuocheng Xing Science and Technology on Parallel and Distributed Processing Laboratory National University of Defense Technology

The embarrassingly parallel(EP) algorithm which is typical of many Monte Carloapplications provides an estimate of the upper achievable limits for double precision performance of parallel supercomputers. Recently, Intel released Many Integrated Core(MIC) architecture as a many-core co-processor. MIC often offers more than 50 cores each of which can run four hardware threads as well as 512-bit vector instructions. In this paper,we describe how the EP algorithm is accelerated effectively on the platforms containing MIC using the offload execution model. The result shows that the efficientimplementation of EP algorithm on MIC can take full advantage of MIC's computational resources and achieves a speedup of 3.06 compared with that on Intel Xeon E5-2670 CPU. Based on the EP algorithm on MIC and an effective task distribution model, the implementation of EP algorithm on a CPU-MIC heterogeneous platform achieves the performance of up to2134.86 Mop/s and 4.04 times speedup compared with that on Intel Xeon E5-2670 CPU.

关键词： npb embarrassingly parallel algorithm heterogeneous platform many integrated core architecture

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