检索结果-内蒙古大学图书馆

哈尔滨工业大学学报 2004年第5期36卷 652-654,696页

作者：陈剑龙傅忠传崔刚哈尔滨工业大学计算机科学与技术学院黑龙江哈尔滨150001

为了探讨以simplescalar作为基础框架的修改和扩展空间,对simplescalar整体结构进行了描述,详细分析了其最复杂的Out-of-Order(乱序)模拟器的内核结构,通过基于simplescalar的应用实例,提出了改进意见.

关键词： simplescalar模拟器内核结构计算机系统建模体系结构性能模拟

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Cache低功耗技术研究及simplescalar模拟器分析

Cache低功耗技术研究及SimpleScalar模拟器分析

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作者：杨德内蒙古大学

学位级别：硕士

近20年来片上集成度的急剧增加使得计算机系统的整体性能有了显著提高。与此同时，性能的提高却伴随着大量的能量消耗。Cache存储器在减小微处理器和主存之间的性能差距上起着关键作用，但同时它又是主要的耗能部件之一。针对计算机系统... 详细信息

近20年来片上集成度的急剧增加使得计算机系统的整体性能有了显著提高。与此同时，性能的提高却伴随着大量的能量消耗。Cache存储器在减小微处理器和主存之间的性能差距上起着关键作用，但同时它又是主要的耗能部件之一。针对计算机系统中Cache的功耗问题，人们设计了各种Cache的低功耗结构。动态低功耗自适应技术是目前研究比较多的一种体系结构级的低功耗技术，是一种硬件资源在程序运行中可动态配置的技术。硬件根据提示信息，不断调整自身的大小，使得在不损失性能或者性能损失很小的情况下，总是以最合适的或者相对合适的资源来服务于当前的应用。滑动Cache结构是一种基于动态低功耗自适应技术的Cache结构，不需要软件给出提示信息，通过设置固定的时间段，完全由硬件本身收集当前时间段的程序运行信息，并根据这些信息在时间段的末端动态决定下一个时间段硬件资源的最佳配置，节省功耗。本文主要对滑动Cache结构作了模拟实现，提出改进的策略：用Cache的失效率来决定滑动Cache被用作指令Cache还是数据Cache。通过理论分析和实验表明，采用滑动Cache结构能够在性能损失很小的情况下，降低Cache功耗;修改后的滑动Cache结构与修改前相比较，一级Cache的缺失率更小，总体功耗更低，分别降低了2.93％和3.48％。

关键词：功耗动态低功耗自适应 simplescalar模拟器滑动Cache 缺失率

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一种SPM周期准确功耗模型分析与实现

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计算机工程与应用 2010年第2期46卷 63-65,173页

作者：胡志刚赵庆福蒋湘涛中南大学信息科学与工程学院长沙410083

功耗问题是限制嵌入式设备发展的瓶颈之一。嵌入式系统中,为了降低嵌入式处理器的整体功耗,使用SPM(Scratch-Pad Memory)部件来替换cache部件。提出了一个SPM周期准确功耗模型。模型通过扩展simplescalar模拟器模拟程序执行时对SPM的访... 详细信息

功耗问题是限制嵌入式设备发展的瓶颈之一。嵌入式系统中,为了降低嵌入式处理器的整体功耗,使用SPM(Scratch-Pad Memory)部件来替换cache部件。提出了一个SPM周期准确功耗模型。模型通过扩展simplescalar模拟器模拟程序执行时对SPM的访问,获得电路输入状态,并利用集成到模拟器中周期准确的SPM功耗模型计算SPM功耗,模型克服了电路级模型可扩展性较差的缺陷,通过在simplescalar中配置相关参数,模拟不同大小和结构SPM的功耗。实验表明模型能够准确模拟SPM功耗(误差不超过10%)。对SPM低功耗设计和优化具有一定的指导意义。

关键词： simplescalar模拟器片上存储器周期准确功耗模型

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基于VPM和随机激励的处理器核仿真建模

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计算机工程 2010年第20期36卷 19-21,24页

作者：许彤张仕健吕涛中国科学院计算技术研究所微处理器中心北京100190 中国科学院研究生院北京100049 中国科学院计算技术研究所计算机系统结构重点实验室北京100190

为提高处理器核仿真模型的效率,提出基于simplescalar架构对龙芯1号处理器进行虚拟处理器模型行为建模,IPC平均误差为2.3%,速度达到每秒1 000 000条指令。基于可控随机事件机制实现的总线功能模型可以为片上系统(SoC)设计提供激励主动... 详细信息

为提高处理器核仿真模型的效率,提出基于simplescalar架构对龙芯1号处理器进行虚拟处理器模型行为建模,IPC平均误差为2.3%,速度达到每秒1 000 000条指令。基于可控随机事件机制实现的总线功能模型可以为片上系统(SoC)设计提供激励主动生成方案和片上互连验证功能。实验结果证明,该方法对处理器IP仿真建模具有普适意义,能够被无缝融入SoC流程中。

关键词： IP仿真模型 simplescalar模拟器可控随机事件总线功能模型龙芯1号处理器

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面向循环级数组访问的数据预取技术研究

面向循环级数组访问的数据预取技术研究

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作者：冯权友国防科学技术大学

学位级别：硕士

微处理器和DRAM之间日趋增大的性能差距促使人们探索新的技术以减少或者隐藏访存延迟。Cache层次存储结构能够有效减少大部分运用程序的访存延迟,但是在科学计算程序中,访存延迟在程序执行时间中占很大比重,Cache的利用率低。这类程序... 详细信息

微处理器和DRAM之间日趋增大的性能差距促使人们探索新的技术以减少或者隐藏访存延迟。Cache层次存储结构能够有效减少大部分运用程序的访存延迟,但是在科学计算程序中,访存延迟在程序执行时间中占很大比重,Cache的利用率低。这类程序中存在大量的线性访问的数组,数组规模越大,强制失效和容量失效的次数也就越多。数据预取技术是解决这类访存失效的有效方法,它预测可能的失效情况,提前发出数据访问操作,将访存与计算重叠起来,有效地隐藏了访存延迟。本文对科学计算程序中循环级数组访问的数据预取技术进行了深入研究和探讨。文章详细分析了各种预取方案的优劣,讨论了研究对象的特点和各种影响因素,提出了一种软硬件结合的数据预取方法。以此方法为指导,本文首先对预取调度问题进行了重点研究,提出了一种新的预取度算法,改进了预取距离计算公式,并在Suif2平台上实现了预取分析算法。其次,本文还设计了一个自适应型的顺序预取硬件单元,并移植了simplescalar模拟器,模拟验证了该硬件单元的功能行为。实验评测结果表明,本文的数据预取方法可以有效地减少循环级数组访问的访存延迟,降低程序的执行时间,提高系统性能。

关键词：数据预取局部性分析 Loop Splitting 顺序预取单元 simplescalar模拟器 Suif2平台

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Cache低功耗研究

Cache低功耗研究

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作者：翟培苓安徽大学

学位级别：硕士

当代计算机系统中，存储器的速度与处理器速度相差甚远。Cache技术基于程序的局部性原理（应用程序的访问地址在某一时间段具有空间上和时间上集中分布的倾向），是主存和CPU通用寄存器之间插入一个容量相对较小的高速的存储器，把程序... 详细信息

当代计算机系统中，存储器的速度与处理器速度相差甚远。Cache技术基于程序的局部性原理（应用程序的访问地址在某一时间段具有空间上和时间上集中分布的倾向），是主存和CPU通用寄存器之间插入一个容量相对较小的高速的存储器，把程序正在使用的一部分数据或指令从主存调入一个与CPU速度相当的容量较小的存储器，方便CPU在这段时间内调用。这极大提升了程序的运行速度。这个介于主存储器和CPU之间的小容量高速存储器就称作高速缓冲存储器(Cache)。然而当代集成电路集成度仍然按照摩尔定律不断的增长，芯片的面积越来越大，相应的消耗的功耗也越来越大。随着CPU访存速度的加快，片上Cache的面积也越来越大，Cache算消耗的功耗就在总功耗中占了相当重要的一部分。Cache低功耗技术越来越不容忽视。\n 本文首先是对Cache的整体综述，包括Cache的映射规则、查找方法、替换算法、写策略和一致性;再就是关于高性能低功耗Cache的相关研究。高性能低功耗Cache的研究可分为四类，分别为基于FilterCache的方法、基于路预测技术的方法、对标识符比较进行改进的方案、基于可重构Cache的方案，例外还有一些其它低功耗方案。\n 在不改变Cache原有结构的基础上本论文提出了一种新的算法—路追踪算法(WTSA)，该种结构的Cache成为WTSACache。通过在传统组相连Cache结构中加入路追踪表（WTT表）实现对数据块有效位的分散存储，对Cache进行访问时，只访问哪些最有可能包含所需数据块的路，排除那些根本不可能的路。发生命中时，对与四路组相连Cache功耗最低能降到原来的1/4，八路组相连Cache功耗最多能较低要原来的1/8。\n 本论文对simplescalar模拟器中的Cache.h和Cache.c文件进行了详细分析，在基于simplescalar模拟器和Wattch模拟器的基础上对SPECCPU2000进行了模拟实验，所需配置为容量大小为512KB，相连度为8，块大小为64B的二级Cache，相比于传统组相连Cache平均功耗降为原来的20.8％。

关键词： Cache低功耗路追踪算法 simplescalar模拟器集成电路

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