检索结果-内蒙古大学图书馆

作者：宋博源桂林电子科技大学

学位级别：硕士

soc测试结构研究是当今可测性设计研究领域内的重要课题。soc内部集成了中央处理器内核、储存单元、通信接口、内部总线以及特定功能电路等多种复杂单元。为提高芯片的可测性,通常需要在soc内部增加测试结构。IEEE 1687标准提出,在soc... 详细信息

soc测试结构研究是当今可测性设计研究领域内的重要课题。soc内部集成了中央处理器内核、储存单元、通信接口、内部总线以及特定功能电路等多种复杂单元。为提高芯片的可测性,通常需要在soc内部增加测试结构。IEEE 1687标准提出,在soc内部对应不同芯片内部测试单元,芯片厂商设置不同测试功能的测试仪器,完成芯片内部测试。测试控制器通过soc的JTAG接口,利用TAP控制器,驱动指令寄存器输出指令,访问不同层次结构的网络,打开目标SIB,经测试数据寄存器实现对内部测试仪器的控制和访问,提高了soc测试的可控性。设计实现了基于IEEE 1687标准的单层网络结构。该测试结构涵盖了IEEE 1687标准中定义的SIB结构、测试数据寄存器结构、单层网络连接结构等硬件结构。设计实现了对片内单层网络结构,提出了改进TAP控制器和改进指令寄存器结构。使用通过外部测试模式选择信号对指令寄存器中的内置指令进行选择,实现对SIB链路的配置,从而实现对嵌入式测试仪器的访问。设计实现了基于IEEE 1687标准的多层网络结构。在单层网络结构的基础上,提出并设计了一种以SIB链路为核心的多层网络结构模块化设计方案。设计改进了多层网络TAP控制器和指令控制器结构,实现了通过外部测试模式选择信号对内部指令编码状态译码。该设计结构能够满足大量、多种类、多优先级测试访问需求。设计实现了基于IJTAG结构的复合网络。以IJTAG架构为基础,结合基础结构、单层网络结构、多层网络结构,实现了多功能、多用途的复合型网络设计。复合网络结构以传统JTAG为外部接口,设计了顶层TAP控制器结构,实现了传统JTAG模式和IJTAG模式复用功能,同时利用IJTAG控制器实现对IJTAG访问状态选择进行控制。本文对基于IEEE 1687标准的单层网络结构、多层网络结构以及基于IJTAG结构的复合网络分别进行了仿真验证,证明了各结构设计的有效性。实现了基于IEEE1687标准不同测试结构的设计验证,满足了增加soc内部测试可控性的要求。

关键词： soc测试可测性设计 IEEE 1687 联合测试工作组 IJTAG

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基于soc的测试数据压缩算法研究与分析

基于SOC的测试数据压缩算法研究与分析

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作者：李旺康武汉工程大学

学位级别：硕士

soc是通过整合不同数字/模拟逻辑块和嵌入式存储器的系统级芯片,提供了高性能、低功耗、更小的尺寸和更短的上市时间。为了确保质量,及时发现由制造缺陷引起的故障,需要对所有的片上电路元件用适当的测试向量进行测试。现代soc集成上以... 详细信息

soc是通过整合不同数字/模拟逻辑块和嵌入式存储器的系统级芯片,提供了高性能、低功耗、更小的尺寸和更短的上市时间。为了确保质量,及时发现由制造缺陷引起的故障,需要对所有的片上电路元件用适当的测试向量进行测试。现代soc集成上以亿计的晶体管,由此而产生了大量的测试向量。测试向量通过ATE加载进待测电路,由于ATE有限的带宽和存储空间,需要对测试向量进行压缩。同时测试向量的成倍增加会带来过高的测试功耗,对芯片造成损坏,因此需要考虑节能技术。另外大量的测试向量也会增加测试时间,严重影响测试进程。为了解决上述提到的问题,本文对测试数据压缩技术展开研究,提出了两种基于编码的测试数据压缩方案和一种基于遗传算法的功耗优化方案。 (1)本文提出了RL-SHC编码方案,该方案充分利用SHC编码可以对高频模块高效率编码,使用SHC编码对游程模块进行编码,赋予高频游程更短的码字。结合所提出的预处理技术、最小游程长度和最佳分割,进一步提升编码效果,同时选取最大游程长度使该方案具有合适的解压面积开销。 (2)本文提出了SHC-CCPRL编码方案,该方案融合SHC编码和CCPRL编码技术的优点,使用SHC编码进行块内编码,CCPRL编码进行块间编码。首先对测试集进行相容填充增加上下数据块相容的数量,由于SHC编码不需要块的长度就可以完成解码,省去了CCPRL编码过程中的模式码,因此本方案有较好的压缩效果。 (3)本文提出了基于改进遗传算法的测试向量重排序方案,该方案利用测试电路的功耗与测试向量先后加载的顺序有关,而遗传算法是一种有效的寻优算法,因此使用遗传算法进行测试向量重排序,进而降低测试过程中的功耗。通过对遗传算法的交叉、变异算子进行改进,引入模拟退火的思想构造适应度函数,解决了传统遗传算法收敛速度慢和容易陷入局部最优值的缺陷,最终通过实验证明了本文所提出的功耗优化方案的可行性和算法改进的有效性。

关键词： soc测试测试数据压缩 FDR CCPRL SHC

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三维堆叠soc测试规划研究

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电子测量与仪器学报 2016年第1期30卷 159-164页

作者：朱爱军李智许川佩桂林电子科技大学电子工程与自动化学院桂林541004 西安电子科技大学机电工程学院西安710071 广西自动检测技术与仪器重点实验室桂林541004 桂林航天工业学院桂林541004

采用硬晶片的三维堆叠soc测试规划是一个NP hard问题,针对该问题提出了一种采用GWO(grey wolf optimization)的三维堆叠soc测试规划方法,使得在最大测试引脚数和最大可使用TSV(through silicon vias)数的约束条件下,从而达到三维堆叠So... 详细信息

采用硬晶片的三维堆叠soc测试规划是一个NP hard问题,针对该问题提出了一种采用GWO(grey wolf optimization)的三维堆叠soc测试规划方法,使得在最大测试引脚数和最大可使用TSV(through silicon vias)数的约束条件下,从而达到三维堆叠soc测试时间最小化目的。本算法基于群体智能,通过实施攻击等操作,更新Alpha、Beta和Delta进行寻优,从而实现三维堆叠soc测试规划。本研究以ITC'02 Test benchmarks中的典型soc为实验堆叠对象,实验结果表明本算法相比PSO(particle swarm optimization),能够获得更短的测试时间。

关键词： GWO 测试规划 soc测试

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基于混沌遗传算法的soc测试优化技术研究

基于混沌遗传算法的SoC测试优化技术研究

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作者：琚兆学桂林电子科技大学

学位级别：硕士

随着半导体技术不断提高，芯片设计也越来越复杂。近年来，基于 IP核复用技术正在成为soc设计的主要方式，该技术在提高产品设计效率的同时，也增加了soc的测试成本。为了缩短芯片开发时间，相关学者及机构在 soc测试优化方面已进行很... 详细信息

随着半导体技术不断提高，芯片设计也越来越复杂。近年来，基于 IP核复用技术正在成为soc设计的主要方式，该技术在提高产品设计效率的同时，也增加了soc的测试成本。为了缩短芯片开发时间，相关学者及机构在 soc测试优化方面已进行很多研究，且取得一定成绩。测试时间和测试功耗等问题是影响 soc测试的关键因素，因此针对这些问题的研究具有实际意义和价值。\n 本文在IEEE1500标准基础上，采取自动分段离均差（ADM）的方法对IP核进行扫描链平衡，获取较短的测试时间。根据TAM总线访问机制，建立了无功耗限制多目标soc测试优化模型。\n 已有的多目标进化方法有其缺点：进化过程中，子代不能维持群落稳定性，过早进入局部最优状态，所得到pareto非支配解分布不均匀。针对这些缺点，本文引入混沌优化思想，比较分析了几种混沌因子的特性，并将其与传统算法的优点相结合，提出了混沌多目标进化方法，且运用于soc测试优化数学模型。\n 本文采用ITC’02测试基准电路对混沌多目标遗传算法(CMGA)进行验证，首先列出了扫描链平衡数据，然后在测试总线不同划分的情况下，利用改进后的算法对模型进行求解。将测试数据与传统多目标进化算法进行比较分析，不仅测试时间进一步得到了优化，而且测试功耗也没有超过预设值。实验表明，本文方法加强对pareto非劣解寻优能力，而且能够确保解集多样性。

关键词： soc测试混沌多目标遗传算法自动分段离均差无功耗约束优化模型

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基于SPEA-Ⅱ算法的soc测试多目标优化研究

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国外电子测量技术 2015年第8期34卷 29-33页

作者：谈恩民朱峰尚玉玲桂林电子科技大学电子工程与自动化学院桂林541004

测试功耗、测试时间是soc测试优化中的两个测试目标,它们之间存在相互影响的关系。在多目标优化过程中,进化算法对于解决多目标优化问题拥有比较好的优化效果,因此各种进化算法被广泛地应用于soc测试多目标优化的研究中。对soc测试时间... 详细信息

测试功耗、测试时间是soc测试优化中的两个测试目标,它们之间存在相互影响的关系。在多目标优化过程中,进化算法对于解决多目标优化问题拥有比较好的优化效果,因此各种进化算法被广泛地应用于soc测试多目标优化的研究中。对soc测试时间、测试功耗这两个测试目标建立联合优化模型,分析了NSGA-Ⅱ算法与SPEA-Ⅱ算法的特点,并对改进型强度Pareto进化算法(SPEA-Ⅱ)进行研究,进而将SPEA-Ⅱ算法用于上述所建立模型的求解。使用ITC’02标准电路中p93791电路和d695电路对上述方法进行实验验证,实验数据表明上述方法可以求得该联合优化模型的一组最优解;并且针对p93791电路,在与NSGA-Ⅱ算法的实验数据比较中,得到了更好的优化结果。证明了SPEA-Ⅱ算法对soc测试结构优化方面具有良好的适用性和可行性。

关键词： SPEA-Ⅱ算法 soc测试测试时间测试功耗

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基于IEEE标准的IJTAG单层网络测试方法

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现代电子技术 2022年第1期45卷 161-165页

作者：黄新宋博源郭晓敏林洁沁桂林电子科技大学电子工程与自动化学院广西桂林541000

为利用传统JTAG接口实现对soc内部大量特定IP测试仪器进行测试控制,提出并创新设计了一种基于传统JTAG接口的可通用、可移植的IEEE 1687标准单层网络测试方法。该方法通过结合IEEE 1149.1标准中TAP控制器结构,提出由改进TAP控制器和改... 详细信息

为利用传统JTAG接口实现对soc内部大量特定IP测试仪器进行测试控制,提出并创新设计了一种基于传统JTAG接口的可通用、可移植的IEEE 1687标准单层网络测试方法。该方法通过结合IEEE 1149.1标准中TAP控制器结构,提出由改进TAP控制器和改进IR组成IJTAG结构,实现对嵌入式仪器测试访问片内硬件通用接口的设计验证;该测试方法中涵盖了IEEE 1687标准中定义的SIB访问机制和硬件结构,通过外部测试模式选择信号对IR中内置指令进行选择,实现特定SIB打开接入对应测试仪器。该测试方法通过仿真验证了可行性,从而解决了对soc内部各种测试仪器进行统一测试的控制网络问题,该方法支持常用测试接口标准,同时提出通用操作指令,具有较高的通用性和可移植性。

关键词：单层网络测试 IJTAG IEEE标准测试控制 soc测试内置指令选择设计验证

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一种基于IEEE 1149.1和IEEE 1500的soc可测性设计与实现

一种基于IEEE 1149.1和IEEE 1500的SoC可测性设计与实现

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作者：徐志强西安电子科技大学

学位级别：硕士

随着片上系统(System-on-a-Chip,soc)的集成度以及设计复杂性的提高,芯片测试遇到了巨大的挑战。一方面IP(Intellectual Property)复用技术能加快soc的设计过程,提高系统集成度,使单一芯片功能更多、性能更强大;另一方面随着单芯片上集... 详细信息

随着片上系统(System-on-a-Chip,soc)的集成度以及设计复杂性的提高,芯片测试遇到了巨大的挑战。一方面IP(Intellectual Property)复用技术能加快soc的设计过程,提高系统集成度,使单一芯片功能更多、性能更强大;另一方面随着单芯片上集成IP核数量的增加,soc的设计复杂度和电路规模急剧上升,导致soc测试面临巨大的挑战。因此,如何利用有限的测试芯片管脚实现soc的可测性设计,降低层次化嵌入式内核的测试难度以及验证测试soc的测试向量,已经成为芯片设计、测试与生产中的重要问题。本文在给出了数字电路以及soc常采用的可测性设计技术的基本原理与实现方法后,针对目前soc测试遇到的问题与不足,基于一款具有373万触发器、9个嵌入式内核的soc,进行了可测性设计与实现,并通过仿真验证证明了设计方法的可行性。本文的主要内容如下:(1)面向超大规模集成电路的扫描测试设计,针对soc测试芯片管脚资源有限的问题,设计完成了一种共享芯片管脚的测试块规划,对各个嵌入式内核的测试资源分配进行了合理的安排。然后基于可测性设计工具DFT Compiler给出了soc顶层的扫描测试电路实现过程,并给出了测试设计规则检查报告。报告结果表明,soc顶层的扫描测试电路按照测试规划成功地插入到soc顶层中。(2)面向soc嵌入式内核测试设计,基于IEEE 1149.1标准与IEEE 1500标准,采用两种标准相结合的一种测试体系架构,实现了对嵌入式内核的内部测试与外部测试,同时对整个soc测试体系架构的测试指令进行编码和仿真。根据仿真结果,此测试体系架构可以有效地完成对嵌入式内核的测试调度,实现内核的测试与隔离。(3)面向soc测试向量的产生、验证与整合,基于自动化测试向量产生(Automatic Test Pattern Generation,ATPG)工具TetraMax,产生芯片顶层的测试向量,并对其进行了测试覆盖率验证、功能/时序仿真以及测试功耗的验证。soc芯片顶层以及各嵌入式内核的测试向量在通过验证后,进行了soc测试向量的整合。测试向量验证结果表明,本文的soc可测性设计方法可以在最多使用76个测试芯片管脚的情况下完成嵌入式内核的测试与隔离,实现99.52%的soc固定故障(Stuck-at fault)测试覆盖率和96.00%的soc转换故障(Transition fault)测试覆盖率,同时最大扫描测试电压降(IR Drop)小于18%,有效地满足测试要求,证明了该方法有很好的可行性,对工业界同类测试设计有一定的参考意义。

关键词： soc测试 IEEE 1149.1 IEEE 1500 扫描测试嵌入式内核测试

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基于TAM分组策略的soc测试多目标优化设计

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微电子学与计算机 2013年第10期30卷 69-72页

作者：谈恩民李清清桂林电子科技大学电子工程与自动化学院广西桂林541004

在片上系统芯片(System-on-Chip,soc)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多... 详细信息

在片上系统芯片(System-on-Chip,soc)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解.以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率.

关键词： soc测试测试时间测试功耗测试访问机制多目标遗传算法

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基于Biogeography的soc测试Wrapper扫描链设计算法

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仪器仪表学报 2012年第12期33卷 2774-2780页

作者：朱爱军李智许川佩胡聪牛军浩西安电子科技大学机电工程学院西安710071 桂林电子科技大学电子工程与自动化学院桂林541004

基于IP(intellectual property)核的系统级芯片的测试已成为soc(system on chip)发展中的瓶颈,提出了一种采用BBO(biogeography based optimization)算法的Wrapper扫描链设计方法,使得Wrapper扫描链均衡化,从而达到IP核测试时间最小化的目的。本算法基于群体智能,通过实施迁徙操作和变异操作,实现Wrapper扫描链均衡化设计。本文以ITC'02 Test bench-marks中的典型IP核为实验对象,实验结果表明本算法相比BFD(best fit decrease)等算法,能够进一步缩短Wrapper扫描链,从而缩短IP核测试时间。

关键词：生物地理学 wrapper扫描链 soc测试

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基于进程代数的soc测试方法

基于进程代数的SoC测试方法

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作者：李英梅邵晶波夏伟宁邢恺付伟丁金凤黄玉妍王建华韩贤东刘明宇哈尔滨师范大学

由哈尔滨师范大学李英梅副教授课题组承担的省自然科学基金项目“基于进程代数的soc测试方法”课题日前通过验收。在省自然科学基金资助下,该课题组围绕着soc测试方法等方面进行了研究,取得成果如下：成果1：提出了基于蚁群优化的... 详细信息

标准号: 1500160124

由哈尔滨师范大学李英梅副教授课题组承担的省自然科学基金项目“基于进程代数的soc测试方法”课题日前通过验收。在省自然科学基金资助下,该课题组围绕着soc测试方法等方面进行了研究,取得成果如下：成果1：提出了基于蚁群优化的多时钟域soc测试调度方法为了解决资源约束(测试通道、测试功耗等)下的多时钟域soc测试调度问题,构建资源约束图RCG,令所研究的soc内嵌n个待测核,共有m种测试资源可使用。对于优化测试时间而言,可通过蚁群优化算法寻找具有最优测试时间的通路来实现。soc测试调度的任务是,要求每个活动都被调度,并且要满足所有的资源约束,从而使峰值功耗约束下多时钟域soc的测试时间最小。可通过蚁群优化寻找满足峰值功耗约束的最短路径来实现。成果2：提出了基于博弈论的soc测试调度 soc 测试调度研究利用现有的测试资源,不产生测试冲突和允许的测试功耗的条件下最小化测试应用时间。由于并行测试会降低测试时间,但由此产生的测试功耗可能会毁坏整个被测系统,因此要考虑测试功耗,还要考虑并行测试所需的资源有限的问题。已有的解决方案不能同时优化多个目标,它们大都是优化一个目标,而把另一个作为约束条件。博弈提供了一种很好解决相互作用的冲突的多目标优化问题的框架。该课题组已发表期刊论文2篇,会议论文13篇,其中EI收录13篇。在站博士后1名。申请实用新型专利3项,获批3项。科技进步奖二等奖1项,黑龙江省教育厅三等奖两项。

关键词：进程代数 soc测试测试调度

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