检索结果-内蒙古大学图书馆

空军预警学院学报 2017年第4期31卷 289-292页

作者：姚景远朱忠尼宋庆国张简威空军预警学院武昌首义学院 95835部队

针对高开关频率下多开关管控制信号逆变电路,利用传统模拟电路产生含统一死区时间的控制信号难度大、存在电路安全隐患等问题,提出由单个现场可编程门阵列(FPGA)芯片产生各路含有死区时间的控制信号.首先分析了死区时间效应对输出电压... 详细信息

针对高开关频率下多开关管控制信号逆变电路,利用传统模拟电路产生含统一死区时间的控制信号难度大、存在电路安全隐患等问题,提出由单个现场可编程门阵列(FPGA)芯片产生各路含有死区时间的控制信号.首先分析了死区时间效应对输出电压的影响,指出采用传统PWM控制芯片引起死区时间不统一的问题;然后提出了基于verilog HDL的死区时间设置方法,并给出解决此类问题的通用方法;最后在Modelsim环境下搭建仿真实验平台,实验结果验证了本文所提出方法的可行性.

关键词：现场可编程门阵列 verilog硬件描述语言功率开关器件死区时间

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Viterbi译码器的verilogHDL实现

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军事通信技术 2002年第2期23卷 51-54页

作者：王金明杨吉斌解放军理工大学通信工程学院电子信息工程系解放军理工大学通信工程学院研究生4队

verilog HDL语言是一种应用广泛的标准硬件设计语言。利用硬件设计语言进行数字系统设计也已成为一种趋势。文中着重讨论了利用 verilog HDL语言设计 Viterbi译码器的过程 ,并就各种设计中出现的问题进行了分析。最后给出了实现结果

关键词： Viterbi译码 verilog硬件描述语言现场可编程门阵列

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一种基于FPGA的高速误码测试仪的设计

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电子设计工程 2011年第9期19卷 129-133页

作者：王骐王青萍湖北第二师范学院物理与电子信息学院湖北武汉430205

误码测试仪是检测通信系统可靠性的重要设备。传统的误码测试仪基于CPLD和CPU协同工作,不仅结构复杂,价格昂贵,而且不方便携带。基于FPGA的高速误码测试仪,采用FPGA来完成控制和测试模块的一体化设计,提高了系统功能扩展性和系统的集成... 详细信息

误码测试仪是检测通信系统可靠性的重要设备。传统的误码测试仪基于CPLD和CPU协同工作,不仅结构复杂,价格昂贵,而且不方便携带。基于FPGA的高速误码测试仪,采用FPGA来完成控制和测试模块的一体化设计,提高了系统功能扩展性和系统的集成度,使得各个功能模块在不改动硬件电路的情况下可以相应变化。在发送端发送m序列作为测试数据,其测试速率最高可达到155 Mb/s。由于将物理层上的各协议层的功能集中到FPGA内部实现,减少了硬件和软件的设计复杂度,并且缩短了系统的开发的周期,具有可升级的特点。

关键词：高速误码测试仪现场可编程门阵列 verilog硬件描述语言模块图元仿真 M序列码

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基于verilog的门级功耗建模及实际应用

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现代电子技术 2004年第22期27卷 65-66,70页

作者：邱丹南京理工大学电光学院江苏南京210094

对数字电路中的功耗产生机理进行了分析 ,根据此原理 ,利用 verilog硬件描述语言编写了一个门级功耗模型 ,并将他应用到 3种不同结构的加法器中 ,分别测量其功耗 ,分析了功耗大小不同的原因。理论分析的结果与实际测量的结果是一致的 ,... 详细信息

对数字电路中的功耗产生机理进行了分析 ,根据此原理 ,利用 verilog硬件描述语言编写了一个门级功耗模型 ,并将他应用到 3种不同结构的加法器中 ,分别测量其功耗 ,分析了功耗大小不同的原因。理论分析的结果与实际测量的结果是一致的 ,说明了该功耗模型的正确性。

关键词：功耗建模加法器 verilog硬件描述语言 CMOS

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用verilog语言设计医用全自动真空灭菌器的程控器

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中国医学装备 2012年第10期9卷 11-14页

作者：刘国先张刚平东莞市妇幼保健院医务科广东东莞523120 暨南大学生物医学工程系广东广州510630

目的:为了实现用一种较为简便的方法来设计医用全自动真空灭菌器的程控器,运用目前应用较为广泛的verilog硬件描述语言实现这种程控器的设计。方法:通过编写较为简便的电路描述语言,在Altera公司的EDA软件平台MAX+PLUSⅡ环境下通过编译... 详细信息

目的:为了实现用一种较为简便的方法来设计医用全自动真空灭菌器的程控器,运用目前应用较为广泛的verilog硬件描述语言实现这种程控器的设计。方法:通过编写较为简便的电路描述语言,在Altera公司的EDA软件平台MAX+PLUSⅡ环境下通过编译流程。结果:通过程序运行仿真,能实现全自动真空灭菌器完整的自动控制过程,此程控器完全达到了设计要求。结论:运用verilog HDL等硬件描述语言进行大规模数字系统的设计,是当前EDA技术发展的趋势,同时是具有广阔前景的集成电路开发工具。

关键词：医用真空灭菌器程控器 verilog硬件描述语言运行仿真

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基于AVS标准的熵解码器设计

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微型机与应用 2010年第20期29卷 53-55,58页

作者：赵龙辉陈新华任怀鲁山东科技大学山东青岛266510

阐述了我国拥有自主知识产权的音视频编码技术标准——AVS标准的熵解码算法,介绍了基于AVS标准的熵解码器的设计。根据码流的特点划分硬件模块,采用筒形移位器结构提高解码并行性,应用verilog硬件描述语言、EDA软件ModelSim仿真、Quartu... 详细信息

阐述了我国拥有自主知识产权的音视频编码技术标准——AVS标准的熵解码算法,介绍了基于AVS标准的熵解码器的设计。根据码流的特点划分硬件模块,采用筒形移位器结构提高解码并行性,应用verilog硬件描述语言、EDA软件ModelSim仿真、QuartusII软件综合,并通过了Altera公司的Cyclone系列FPGA芯片的下载验证,证明该设计能够实现AVS码流的实时解码功能。

关键词： AVS 熵解码可编程逻辑门阵列 verilog硬件描述语言

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基于FPGA的提取位同步时钟DPLL设计

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现代电子技术 2009年第23期32卷 43-46页

作者：叶怀胜谭南林苏树强李国正北京交通大学机电学院北京100044

提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案。该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出。此外,该方案可以... 详细信息

提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案。该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出。此外,该方案可以稳定地从曼彻斯特码中提取出位时钟,指导编解码器可靠工作。采用verilog HDL语言描述电路,给出了仿真结果,并对其稳定性和稳态误差进行了理论分析,以实际测验验证了仿真的正确性。

关键词：全数字锁相环曼彻斯特码 verilog硬件描述语言位同步

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SPI总线接口的SoPC模块设计与实现

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现代电子技术 2008年第2期31卷 13-16页

作者：廖彬彬张福洪尚俊娜杭州电子科技大学通信工程学院浙江杭州310018

SPI总线接口是Motorola公司提出的一种全双工的同步串行外设通信接口,用于连接微处理器和各种外围设备。可编程片上系统是Altera公司提出的一种灵活、高效的SoC解决方案,SoPC模块间的互联使用了Avalon交换式总线。基于Avalon交换式总线... 详细信息

SPI总线接口是Motorola公司提出的一种全双工的同步串行外设通信接口,用于连接微处理器和各种外围设备。可编程片上系统是Altera公司提出的一种灵活、高效的SoC解决方案,SoPC模块间的互联使用了Avalon交换式总线。基于Avalon交换式总线接口规范,利用verilog HDL硬件描述语言实现SPI总线接口的硬件设计,编写SPI接口模块在NIOSⅡ系统中的驱动程序。在Modelsim中对SPI接口的硬件设计进行功能和时序仿真;在FPGA开发板上构建了实际的NIOSⅡ系统,验证SPI接口的SoPC模块;仿真和验证结果正确,满足设计要求。

关键词：可编程片上系统串行外设接口 verilog硬件描述语言 FPGA NIOS Ⅱ

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高校数字逻辑电路实验教学探索

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广西教育 2018年第47期 157-158页

作者：易艺桂林电子科技大学信息科技学院

本文论述高校数字逻辑电路实验教学,以培养学生的工程应用能力和实践能力为目标,提出在数字逻辑电路实验教学过程中采用以项目为导向的实验教学模式,并将Quartus II软件和verilog 硬件描述语言等相关知识融入数字逻辑电路实验教学中,使... 详细信息

本文论述高校数字逻辑电路实验教学,以培养学生的工程应用能力和实践能力为目标,提出在数字逻辑电路实验教学过程中采用以项目为导向的实验教学模式,并将Quartus II软件和verilog 硬件描述语言等相关知识融入数字逻辑电路实验教学中,使传统的数字电子技术和现代的数字电子技术有机结合,探索有助于培养学生工程实践能力的教学方法。

关键词：数字逻辑电路实验实验教学 verilog硬件描述语言项目导向

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算术逻辑运算单元的设计与仿真

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科技信息 2009年第33期 I0059-I0059,I0023页

作者：方卓红曲英杰青岛科技大学信息科学技术学院山东青岛266061

本文利用verilog硬件描述语言并采用结构化建模方法设计了一个算术逻辑运算单元,并对其进行了仿真测试。该算术逻辑运算单元的字长为32位,能够实现加法、减法、逻辑与、逻辑或四种运算,并产生相关的标志位。仿真结果表明该算术逻辑运算... 详细信息

本文利用verilog硬件描述语言并采用结构化建模方法设计了一个算术逻辑运算单元,并对其进行了仿真测试。该算术逻辑运算单元的字长为32位,能够实现加法、减法、逻辑与、逻辑或四种运算,并产生相关的标志位。仿真结果表明该算术逻辑运算单元的功能是正确的。

关键词：集成电路设计算术逻辑运算单元 verilog硬件描述语言结构化建模仿真

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